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实 验 报 告 SUN YAT-SEN UNIVERSITY 院（系）信息科学与技术学院 学 号 审批 专 业 计算机科学类 实验人 实验题目：计数器的设计 年 月 日 实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器。 实验仪器及器件 Proteus7.8 ISE Design Suite14.2 三、实验原理 四、实验内容 利用四个J-K触发器和门电路设计一个16进制异步计数器 利用四个J-K触发器和门电路设计一个具有74LS194功能的二进制四位计数器 3、用Verilog语言在ISE上实现时序逻辑电路 实验分析 设计16进制异步计数器时，其实相当于设计除频功能。因为J-K触发器只在上升沿和下降沿输出的波形发生变化，只要在需要变化的时候实现反转功能就可以。 所以将J-k触发器的J、K输入端都接高电平，由于74LS73时钟输入端是低电平有效，所以要将前一个的输出端Q作为下一个J-K触发器的时钟输出端。 在proteus上实现如下： 输出波形如图： 其中A1为时钟信号，A3，A5，A7，A9,分别为四个j-k触发器的Q输出端的波形。 设计具有置零，保持，左移，