第10章频率合成器魏峰.pptVIP

5. 参考电路图 控制信号有三种连接形式：并行、串行、直接，如图10-14 所示。 频率合成器电路如图10 - 15 所示。 图 10-14 三种控制信号的连接形式 (a) 并行； (b) 串行； (c) 直接 图10 – 15 频率合成器电路 10.3 直接数字频率合成器DDS 1. 概述 图10-17是AD9850内部结构。正弦查询表是一个可编程只读存储器(PROM)，储存有一个或多个完整周期的正弦波数据，在时钟fc驱动下，地址计数器逐步经过PROM存储器的地址，地址中相应的数字信号输出到N位数/模转换器(DAC)的输入端，DAC输出的模拟信号经过低通滤波器(LPF)，可得到一个频谱纯净的正弦波。 图 10-17 AD9850内部结构 DDS系统编程控制输出频率的核心是相位累加器，由一个加法器和一个N位相位寄存器组成，N一般为24～32位。每来一个时钟fc，相位寄存器以步长M增加。相位寄存器的输出与相位控制字相加，然后输入到正弦查询表地址上。正弦查询表包含一个周期正弦波的数字幅度信息，每个地址对应正弦波0°～360°范围的一个相位点。查询表把输入的地址相位信息映射成正弦波幅度信号，驱动DAC，输出模拟量。 相位寄存器每经过2N/M个fc时钟后回到初始状态，相应地，正弦查询表经过一个循环回到初始位置，整个DDS系统输出一个正弦波。输出的正弦波周期为T0=Tc2N/M，频率为fout=Mfc/2N。相位累加器输出N位并不全部加到查询表，而要截断，仅留高端13～15位。相位截断减小了查询表长度，但并不影响频率分辨率，对最终输出仅增加一个很小的相位噪声。DAC分辨率一般比查询表长度小2～4位。AD9850输出频率分辨率接口控制简单，可以用8位并行口或串行口直接输入频率、相位等控制数据。 先进的CMOS工艺使AD9850不仅性能指标一流，而且功耗少，在3.3 V供电时，功耗仅为155mW。扩展工业级温度范围为-40～+85°C，其封装是28引脚的SSOP表面封装，引脚排列见图10-18。 图 10-18 AD9850引脚图 AD9850内部有高速比较器，接到DAC滤波输出端，就可直接输出一个抖动很小的脉冲序列，此脉冲输出可用作ADC器件的采样时钟。AD9850用5位数据字节控制相位，允许相位按增量180°，90°，45°，22.5°，11.25°移动或对这些值进行组合。 AD9850有40位寄存器，32位用于频率控制，5位用于相位控制，1位用于电源休眠(Powerdown)功能，2位厂家用于保留测试控制。这40位控制字可通过并行方式或串行方式装入到AD9850。在并行装入方式中，通过8位总线D7…D0将数据装入寄存器，全部40位需重复5次。 图 10-19 DDS内部波形关系 10.4 PLL＋DDS频率合成器 10.4.1 DDS作PLL参考源 图10-23所示电路用AD9850 DDS系统输出作为PLL的激励信号，而PLL设计成N倍频PLL，利用DDS的高分辨率来保证PLL输出有较高的频率分辨率。 图 10-23 用AD9850系统输出作为PLL的信号 直接数字频率合成芯片DDS作为SB3236锁相环频率合成芯片，构成了一个DDS+PLL频率合成器的设计。这种结构适用于各种型号的DDS和PLL芯片。PLL采用单环频率合成技术，以使DDS+PLL频率合成器的结构简单，性能稳定。在这种方案中，DDS的作用是为锁相环提供一个高精度参考源。整个系统换频精度受到DDS特性、滤波器的带宽和锁相环参数的影响，频率切换时间主要由锁相环决定。频率的调节由DDS和PLL两个芯片的逻辑关系决定，单片机或FPGA可编程逻辑器件工作量大，可参阅相关技术资料。 输出频率为 fout=N·M· =0.0291·N·M 频率分辨率为 Δfomin=N· =0.0291N 图 10-24 PLL内插DDS频率合成器原理 10.4.2 DDS作PLL的可编程分频器 这种方案又称为PLL内插DDS频率合成器， 基本电路如图10 - 24所示。 AD9850DDS输出经过滤波后的频率为fDDS=M·fout/232，M为AD9850频率控制字，PLL环路分频器的分频值为N=232/M，由于M=1～231，所以N=2～232。在VCO输出允许情况下，该PLL输出频率为fout=N·fREF=(2～232)·fREF。 小结 射频/微波电路导论 Thank you ? ? ? 环路没有锁定时，VCO的工作频率可能在工作范围内的任何位置。假定工作频率为 101 MHz， 在参考频率工作的前提下，在鉴相器输出端有1 MHz的差频，