3.3基本运算逻辑和它们的VerilogHDL模型要点.ppt

地址1 地址0 输入1 输入2 输入3 输入4 输出 0 0 1 0 0 0 输入1 0 1 0 1 0 0 输入2 1 0 0 0 1 0 输入3 1 1 0 0 0 1 输入4 module Mux_8( addr,in1, in2, in3, in4, in5, in6, in7, in8, Mout, nCS); input [2:0] addr; input [width-1] in1, in2, in3, in4, in5, in6, in7, in8; output [width-1] Mout; parameter width = 8; always @ (addr or in1 or in2 or in3 or in4 or in5 or in6 or in7 or in8) begin if (!ncs) case(addr) 3’b000: Mout = in1; 3’b001: Mout = in2; 3’b010: Mout = in3; 3’b011: Mout = in4; 3’b100: Mout = in5; 3’b101: Mout = in6; 3’b110: Mout = in7; 3’b111: Mout = in8; endcase else Mout = 0; end endmodule 总线和总线操作 总线是运算部件之间数据流通的公共通道。在硬线逻辑构成的运算电路中，只要电路的规模允许，我们可以比较自由地来确定总线的位宽，因此可以大大提高数据流通的速度。 适当的总线的位宽，配合适当并行度的运算逻辑和步骤能显著地提高专用信号处理逻辑电路的运算能力。 各运算部件和数据寄存器组可以通过带控制端的三态门与总线的连接。 通过对控制端电平的控制来确定在某一时间片段内，总线归哪个或哪几个部件使用（任何时间片段只能有一个部件发送，但可以有几个接收）。 module SampleOfBus( DataBus, link_bus，write ); inout [11:0] DataBus; // 总线双向端口 input link_bus; // 向总线输出数据的控制电平 input write; reg [11:0] outsigs; assign DataBus = (link_bus) ? outsigs : 12 ‘h zzz ; //当link_bus为高电平时通过总线把存在outsigs的计算结果输出 always @(posedge write) //每当write信号上跳沿时 begin //接收总线上数据并乘以5 outsigs = DataBus * 5; //把计算结果存入outsigs end endmodule 快速乘法器常采用网格形式的迭带阵列结构，图示出两个4位二进制数相乘的结构图。 图中每1个乘法单元MU的逻辑图如图 5.4 所示，即每一个MU由1个与门和1个全加器构成。 事实上，图中第1行的每个MU可用一个与门实现，每一行最右边一个MU中的全加器可用半加器实现。 * 基本运算逻辑和它们的Verilog HDL模型 第5章 2011.3.25 加法器 Xi Yi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 表中Xi 、Yi 表示两个加数，Si 表示和，Ci-1 表示来自低位的进位、Ci 表示向高位的进位。 Ci = Xi Yi + Yi Ci-1 + Xi Ci-1 Si = Xi C’i + Yi C’i + Ci-1 C’i + Xi Yi Ci-1 全加器和Si的表达式也可以表示为： Si = Pi⊕Ci-1 其中Pi = Xi⊕Yi Ci = Pi·Ci-1 + Gi 其中Gi = Xi·Yi 图5.1 由4个1位全加器组成的超前进位4位加法器 A2 B2 A1 B1 A0 B0 C2