FPC设计规则导论.pptVIP

Hardware Design Recommendation Focaltech Systems 2010 FTS芯片列表 电路原理图 IO电压匹配电路设计 FPC设计规则和checklist 专题和案例分析 FTS芯片列表 Product Name Chip Number Channel (TX*RX) Package(mm) Interface Panel Size Program Memory IOVCC Operating Voltage(V) FPC outline （mm) FT5201DE1 Dual(with 80C51F921) 15*10 6*6 QFN48 IIC/SPI 3.5 - - 2.8-3.6 20*11 FT5201DE2 Dual(with 80C51F921) 16*9 6*6 QFN48 IIC/SPI 3.5 - - 2.8-3.6 20*11 FT5301FE4 Dual(with 80C51F921 or 80C51F342) 20*12 7*7 QFN56 IIC/SPI/USB 5 - - 2.8-3.6 24*13(with 80C51F921) FT5202DE1 Single 15*10 6*6 QFN48 IIC 3.5 OTP(20K) - 2.8-3.6 13*9 FT5202DE2 Single 16*9 6*6 QFN48 IIC 3.5 OTP(20K) - 2.8-3.6 13*9 FT5202WH2 Single 16*9 5*5 BGA49 IIC 3.5 OTP(20K) √ 2.8-3.6 12*8.5 FT5302FE4 Single 20*12 7*7 QFN56 IIC 5 OTP(20K) - 2.8-3.6 13*14 FT5302FE6 Single 18*11 7*7 QFN56 IIC/SPI 5 OTP(20K) √ 2.8-3.6 13*14 FT5206GE1 Single 15*10 5*5 QFN40 IIC/SPI 3.5 Flash(28K) VDD or 1.8V 2.8-3.6 12*7.5 FT5306DE4 Single 20*12 6*6 QFN48 IIC/SPI 5 Flash(28K) VDD or 1.8V 2.8-3.6 14*13 FT5406EE8 Single 28*16 8*8 QFN68 IIC/SPI 8 Flash(28K) VDD or 1.8V 2.8-3.6 17*12.5 电路原理图 -5201 电路原理图 -5202 Reset Wake INT SCL SDA IO电压匹配电路设计 -Reset Reset IOVCC -VGPIO =0.4v （Vgs=0.6v，压差定在0.4v，比较能保证mos门不导通，IOVCC不漏电到Host端） 即:Host 端IO电压可以比IOVCC电压低不超过0.4V压差 IOVCC: 触摸IC的IO口电压 IO电压匹配电路设计 -Wake Wake IOVCC -VGPIO =0.4v 即:Host 端IO电压可以比IOVCC电压低不超过0.4V压差 IOVCC: 触摸IC的IO口电压 IO电压匹配电路设计 -INT INT IOVCC -VGPIO =0.4v 即:Host 端IO电压可以比IOVCC电压低不超过0.4V压差 要求Host GPIO 没有上拉电阻 IO电压匹配电路设计 -SCL / SDA 只要I2C逻辑电压匹配可以直接连接 需要上拉电阻（1-10K，推荐4.7K） IO电压匹配电路设计 以上设计，FT触摸IC端口与Host端口之间不会互相有漏电，逻辑电平也符合正常设计范围。 IO电压匹配电路设计 ???????1、TX与RX走线，不要在FPC的两面重合的并行走线。（由于FPC较薄，在FPC的两面重合的并行走线会形成电容）。在同一面并行走线， TX与RX之间需保持一定距离，且需要地进行隔离。如果是在由于结构的限制，导致TX与RX必须交叉，尽量减少TX与RX交叉的面积，最好是交叉时垂直交叉走线。同时TX与RX的走线宽度使用最小线径走线(2-3mil)。 ???????2、IC外围的元器件尽量靠近IC放置。 ???????3、走线尽量整齐美观，走线尽量短，减小RX，TX走线的环路面积。 4、FPC 反面需要灌铜，大面积灌铜能减小GND走线电阻，屏蔽外部干扰。建议采用网格状的灌铜，既起到屏蔽作用，又不增加TX、RX对地（GND）的电容。 FPC设计规则和checklist ——layout and trace routing FPC设计规则和checklist ——layout and trace rout