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西安交通大学 数字电子技术 实验报告 姓名：高加西 班级：电气１２ 学号：２１１０４０１０３９ ISE基础实验 一、 设计要求 1） 通过使用ISE软件和FPGA实现带有置位和清零端的边沿D触发器的逻辑图。 2） 练习verilog语法编写，掌握用HDL实现基本逻辑功能。 二、 HDL综合实验任务 边沿D触发器的设计 1. 实验方法和步骤 (1) 建立工程文件，输入HDL程序如下： module D_Flip_Flop( input clk, input set, input D, input clr, output reg q //注意：always模块中的输出必须是寄存器型变量 ); always @(posedge clk or posedge clr or posedge set) begin if(clr) q=0; else if(set) q=1; else q=D; end endmodule (2) 编写约束文件： NET clk LOC =B8; //时钟 NET D LOC =N3; //SW7 NET set LOC =L3; //SW1 NET clr LOC =P11; //SW0 NET q LOC =G1; //LD7 (