2016年电大数电完整版2.docVIP

利用Verilog HDL设计一个电路，对输入的一串二进制数，用于检测序列中连续3个或者3个以上的1，状态转换如图所示。 源程序 module ren(clk,din,op); input clk,din; output op; reg[1:0] current_state,next_state; reg op; parameter S0=2b00,S1=2b01,S2=2b10,S3=2b11; always@(posedge clk) begin current_state=next_state; end always@(current_state or din) begin case(current_state) S0:begin if(din==0) begin next_state=S0; op=0; end else begin next_state=S1; op=0; end end S1:begin if(din==0) begin next_state=S0; op=0; end else begin next_state=S2; o