截短Reed-Solomon码译码器的FPGA实现.docVIP

截短Reed-Solomon码译码器的FPGA实现 张玲，张立，何伟 Zhang ling,Zhang li,He wei 重庆大学通信工程学院，重庆 400030 Department of Communication Engineering,Chongqing University,400030,China E-mail:lee_cheung_2001@ An implementation for shortened Reed-Solomon decoder on FPGA Abstract: This paper discusses an algorithm for RS decoder, especially an improved Berlekamp-Massey (BM) method for the Key Equation (KE) solution is introduced,which can simplify the decoding process to a great extent .Based on this algorithm,the paper presents an architecture for its implementation on FPGA,in which parallel structures are largely used in order to achieve as high a speed as possible. Key words: RS decoder;key equation;BM method;FPGA;parallel structure 摘要：通过分析RS码译码流程，推导出了便于硬件实现的RS译码方法的计算公式，并针对译码流程中对关键方程（KE，Key Equation）求解部分提出了一种改进Berlekamp-Massey(BM)算法，在此基础上提出了一种大量采用并行结构的截短RS码译码器的硬件实现方式。验证表明该实现方式能有效地提高基于FPGA的RS译码器的速度并简化其电路结构。 关键词：RS译码器；关键方程；BM算法；FPGA；并行结构 文献标识码：A 中图分类号：TN911.22 Reed-Solomon码（RS码）是一种具有很强的纠错能力和编码效率的多进制BCH码，特别是纠正突发错误的能力很强，并且其码字构造简单，具有严格的代数结构，便于用硬件实现，目前已广泛应用于通信领域中。RS码译码算法中对关键方程（KE，Key Equation）的求解是最重要和耗时最多的一部分，采用传统BM算法[1][2]来求解，其结构较为复杂，不利于用硬件实现。对此笔者提出了一种改进的BM算法，该算法便于用循环方式来实现，能有效地简化RS译码器的结构，并在此基础上提出了一种大量采用并行结构的截短RS码译码器的硬件电路实现方式，该实现方式适合应用于嵌入式系统中。 1. RS码的解码算法流程及实现结构 RS码是一种基于有限域（如，GF，Galois field，伽罗华域）的纠错码，其码字由两部分组成：数据码字和纠错码字，其中数据码字包含了有用的信息；纠错码字则是附加在数据码字之后，相当于附加的信息，用于对数据码字可能出现的错误的检测和纠正，码流所包含的总的码字数就是数据码字与纠错码字个数之和。 RS解码算法主要包括四个步骤：（1）根据接收码字计算伴随式；（2）求解关键方程[1]；（3）用钱搜索[1]方法寻找错误位置，用Forney方法[1]计算错误值；（4）将错误位置的接收码字与错误值相加，得到纠错后的码字。其总体流程如图1所示。需要说明的是，解码过程中的计算都是基于有限域的，其基本计算单元是有限域的乘法器和加法器[3][4]。 图1 RS码译码流程总体框图  1.1 伴随式的计算及电路实现结构 计算伴随式是译码算法的第一步，需要计算的伴随式个数是码流的可纠错码字数t的2 倍。设发送多项式为C(x)，码流在传输过程中产生的错误多项式为E(x)，则接收多项式可表示为 （1） 为了确定，需要得到错误位置及错误值。设具有(n，m，t）形式的RS码所在伽罗华域的本原元为，其2t个伴随式（S1，S2，...，S2t）是通过把(i2t)代入到接收多项式中R(x)计算而得到。 在实现时，伴随式S的计算可以用如下公式来实现[5] （2） 由上式可以看出，该计算式的结构非常规则，其基本单元是，其中就是RS码流中的第个码字，以计算第个伴随式为例，这种循环迭代的实现结构如下图所示： 图2 伴随式计算电路的结构 为了提高速度，本设计采用了