第九章_DFT可测性设计Convertor.docVIP

第九章 DFT可测性设计 DFT基本原理 扫描技术 芯片内装自测试 特征分析 “可测性设计”的基本原理强调的是设计目标的核心是可测性。设计中的测试逻辑扮演着两个角色。 帮助设计者排除一个芯片的设计缺陷 捕获芯片在物理上的缺陷问题 （1）帮助设计者排除一个芯片的设计缺陷：这些设计缺陷所引起的问题是芯片也可能会按照设计者所设计的功能运行，但这个芯片一旦用到系统的时候，就不会正常的工作。 （2）捕获芯片在物理上的缺陷问题：物理上的缺陷问题通常在生产过程中表现出来，但有时候某些处于边沿极限的问题，只有当芯片在工作现场运行了一段时间之后才会出现。有些时候，同样的测试逻辑能够同时担任两个角色，但有些时候，这两个角色需要不同的测试结构来担任。 一般来说，我们都采用10/10原则进行可测性设计。 测试电路的规模不要超过整个FPGA逻辑电路的10％ 花费在设计和仿真测试逻辑上的时间不应超过设计整个逻辑电路所花时间的10％ 1、测试备用逻辑 备用逻辑一般用于需要连续不断工作的系统而不能出现故障。军事系统和银行系统就是典型的例子。在这类系统中，逻辑电路是双重双倍的。在备用硬件电路后面有一个电路装置，用于比较各个备用电路的输出。这些系统常常有三个备用电路模块，如果一个模块失效，那么另外两个模块还可以正常的工作。比较电路也被称为表决逻辑，因为它比较来自于三个备用模块的信号，然后判决出相一致的多数信号是正确的值。 2、如何测试备用逻辑 测试备用逻辑是一个独立的问题，图9-1（a）显示了一个具有备用逻辑电路的电路图结构。 图9-1 测试备用逻辑 然而，因为此电路是不可测试的，所以其用途并不是很有用。如果存在一个设计缺陷，或者是芯片在起运之前就出现了物理性的故障，备用逻辑都不能很好的发现这些问题。如果某一个问题发生在故障的现场，那么运行的芯片就只能产生错误的结果―――一个不正确的备用逻辑将无法避免这个故障的发生。 图9-1（b）显示了如何为一个测试目的而对图9-1（a）所做的改进。而外附加的测试线，允许在设计的调试排错过程中单独的测试一个备用的逻辑，而同时将其他的备用逻辑禁止，这样就可以确定测试逻辑正确而且相互是等效的。 3、可观测的节点 图9-2 可观测的节点 把芯片内部的节点变为可观测的节点是一个非常好的测试方法。换句话说，测试者可以利用芯片的I/O去确定这些内部节点的数值。图9-2（a）显示了一个不可观测的状态机，在9-2（b）中，把状态机的每一个输出都通过一个多路选择器引到外面的引脚上，这使得该状态机就是可以观测的了。可以利用测试信号去选择正要观测的某一个状态机的输出信号。 如果没有可用的外部引脚，可以把状态机的比特位通过多路选择器的选择连接到一个现有的外部引脚上面，以便在测试中观测状态机。这种配置组合，使得调试内部状态机变得非常的容易。如果系统中还有一个微处理器，就可以把微处理器与芯片相连接，以使得它能够读取这些芯片内部的节点的电平值，从而帮助调试芯片。 4、扫描技术 扫描技术是连续的采集芯片内部的节点，从而使我们能够从外部观察到这些节点的电平。 设计中的每一个触发器都被替换成一个扫描触发器，这种扫描触发器只不过就是一个具有双输入端多路选择器的触发器，而这个双输入端多路选择器就位于触发器的数据输入端上 图9-3 扫描触发器和扫描链 如图9-3（a）所示。扫描使能输入端SE的常态是低电平，所以正常的数据输入被时钟送入触发器。可是在扫描模式下，扫描使能输入端是高电平，这就使得扫描数据SD被时钟送入触发器。 然后，芯片中的每个触发器的输出端都连接到另一个触发器的扫描数据输入端上，如（b）所示。这样就产生了一条无限长的链条，叫扫描链。 扫描技术主要有两种：全扫描和边界扫描 全扫描包括设计中的每一个触发器产生出扫描链。 边界扫描只涉及到利用扫描链中那些与I/O引脚相连的触发器。 （1）全扫描 当执行全扫描，整个芯片被置于扫描模式，而且接到扫描触发器的扫描使能输入信号有效。这样，测试者就能够检查设计中每个触发器的状态。另外，测试者可以通过扫描一个确定的测试比特位模型到芯片中，而把芯片置于一种完全可以预知的状态。这种把测试比特位模型扫描进再扫描出芯片的技术，是用于在生产以后去发现ASIC的物理缺陷。 全扫描的优缺点： （1）优点：在调试芯片的过程中，如果芯片出现故障，那么就可以暂停它的运行，然后把它置于扫描模式下，这样就可以通过扫描来读出每个触发器的状态。然后，把这些已经读出的状态比特位装载到一个设计仿真装置中，利用它的帮助，就可以判断在什么地方发生了错误。仿真数据也可以扫描返回到芯片中，以把芯片置于一个已知的状态。所有这些都允许把仿真器和物理芯片结