十六进制eda程序设计仿真原理图.docVIP

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2017-04-02 发布于重庆
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十六进制eda程序设计仿真原理图

十六进制7段数码显示译码器设计实验目的：学习7段数码显示译码器的VHDL设计和硬件验证。实验内容：将设计好的VHDL译码器程序在QuartusII上进行编辑，编译，综合，适配，仿真，给出其所有信号的时序仿真波形。提示：设仿真激励信号是用输入总线的方式给出输入信号仿真数据。仿真原理图 7段译码器真值表输入码输出码代表数据 0000 0111111 0 0001 0000110 1 0010 1011011 2 0011 1001111 3 0100 1100110 4 0101 1101101 5 0110 1111101 6 0111 0000111 7 1000 1111111 8 1001 1101111 9 1010 1110111 A 1011 1111100 B 1100 0111001 C 1101 1011110 D 1110 1111001 E 1111 1110001 F 编译码程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY smq7s IS PORT A : IN STD_LOGIC_VECTOR 3 DOWNTO 0 ; LED7S: OUT STD_LOGIC_VECTOR 6 DOWNTO 0 ; END; ARCHITECTURE ONE OF DECL7S IS BEGIN PROCESS A BEGIN CASE A IS WHEN0000 LED7S 0111111; WHEN0001 LED7S 0000110; WHEN0010 LED7S 1011011; WHEN0011 LED7S 1001111; WHEN0100 LED7S 1100110; WHEN0101 LED7S 1101101; WHEN0110 LED7S 1111101; WHEN0111 LED7S 0000111; WHEN1000 LED7S 1111111; WHEN1001 LED7S 1101111; WHEN1010 LED7S 1110111; WHEN1011 LED7S 1111100; WHEN1100 LED7S 0111001; WHEN1101 LED7S 1011110; WHEN1110 LED7S 1111001; WHEN1111 LED7S 1110001; WHEN OTHERS NULL; END CASE; END PROCESS; END; 实验原理图：