加入scan-chain的標準流程流程圖.docVIP

加入Scan-Chain的標準流程: 流程圖: Step 1: Scan Ready Synopsys 在讀入使用者的設計電路後, 下 compile -scan 指令: 程式會幫我們把電路中, 所有的register都置換成Scan Flip Flop. Step 2: Set ATE Configuration 這步驟的設定, 可以在command mode中指定, 也可以寫在 synopsys_dc.setup檔中.主要是在設定將來ATE使用時, Timing的規範. test_default_period 100 test_default_delay 5 test_default_bidir_delay 55 test_default_strobe 95 test_default_strobe_width 0 接著再把電路中, 會用到的Test clock作一個宣告的動作. create_test_clock –p 100 –w 45 55 clk_RTZ create_test_clock –p 100 –w 40 20 clk_RTZ Step 3: Pre Scan Check 下 check_test 指令:軟體先幫我們簡查之前的設定有無問題. Step 4: Scan Specification 接著我們可以設定軟體幫我們合成時, 要用多少Scan-Chain, Scan-Chain的in, out port的指定, Scan-Chain的接法. set_scan_configuration -chain_count 1 create_test_clock -period 100 -waveform 40, 60 find port, CLK set_scan_signal test_scan_in -port HRS set_scan_signal test_scan_out -port SPEAKER_OUT set_scan_signal test_scan_enable -port TEST_SE Step 5: Scan Preview 在此步驟前, Scan-Chain都尚未被合成出來, 所以我們可以先預覽合成結果, 覺得滿意後, 再令軟體把測試電路加入. 要預覽合成結果, 下 preview_scan –show 或下 preview_scan -script 可以產生可再利用script. Step 6: Scan Chain Synthesis 這步驟就正試把測試電路合成進去. 下 insert_scan 指令. Step 7: Post-Scan Check 測試電路合成後, 有可能會再產生新的violation, 所以我們還要再下一次 check_test 指令, 如果有問題再將之解決掉. Step 10: Estimate Test coverage 如果都沒問題, 我們就可以來評估目前加入測試電路後, Fault Coverage有多少.用estimate_test_coverage 指令. 如果Coverage不高, 看看是否有設了哪些Constraints, 使得Test Pattern受到限制或是之前是不是有violations, 使得某些register沒有加入Scan-Chain中. Step 11: Save for TetraMAX 接著我們就可以把檔案存起來, 交給TetraMAX來產生Test Patterns了. 需要存的檔為合成後的.V檔, 和測試的設定檔 STIL Protocol File .SPF wirte –hierarchy –format verilog –output ore_syn.v wirte_test_protocol –format stil –out core.spf