07级EDA参考答与评分标准A+.docVIP

附表二： 武 汉 工 业 学 院 课程考核试题参考答案及评分标准 学年： 2009-2010 学期： 2 课程名称： 可编程逻辑器件（ A卷） 考核方式： 开卷 任课教师： 肖忠、康胜武 课程所在院（系、部）： 电气信息工程系 考试班级： 电子信息工程071-2，通信工程071-2，自动化071-，电气工程及自动化071- 注：标准答案需写清题号；每小题得分、共得分；参考答案要点；评分标准等 一、简答题（30分，共5小题，每小题6分） 1. 优点：便于修改和调试，缩短开发周期，降低开发成本，简化系统构成，缩小系统体积，降低系统功耗，提高系统可靠性等。（5’） 2. 二者结构、工艺不同，主要从以下几方面进行选择：（每条1’） （1）逻辑单元：CPLD适用于逻辑型系统，FPGA适用于数据型系统 。 （2）内部互连资源与连线结构：CPLD适用于实现有限状态机，FPGA适用于实现小型化、集成化。（3）编程工艺：CPLD采用EPROM结构，内部逻辑一经编程后还会以丢失，FPGA采用RAM型编程，是易失性器件，需与配置芯片配合使用。 （4）规模：中小规模电路设计可采用CPLD，大规模逻辑电路的设计采用FPGA。 （5）封装形式：小规模电路：PLCC，引脚数量大的系统宜选用SMD的TQFP、PQFP、BGA等封装形式。 3. MAX＋PLUSII的设计流程如下：（每步1’） （1）设计输入 （2）设计检查 （3）设计编译 （4）时序/功能仿真 （5）定时分析 注：用流程框图表示也算回答正确。 4. EDA软件系统应当包含以下子模块：（每条1’） （1）设计输入子模块：该模块接受用户的设计描述，并进行语义正确性、语法规则的检查、检查通过后，将用户的设计描述数据转换为EDA软件系统的内部数据格式，存入设计数据库被其他子模块调用。 （2）设计数据库子模块：该模块存放系统提供的库单元以及用户的设计描述和中间设计结果。 （3）分析验证子模块：该模块包括各个层次的模拟验证、设计规则的检查、故障诊断等。 （4）综合仿真子模块：该模块包括各个层次的综合工具。 （5）布局布线子模块：该模块实现由逻辑设计到物理实现的映射，因此与物理实现的方式密切相关。 5. 顺序语句： 特点：在程序执行时，按照语句的书写顺序执行，前面的语句的执行结果可能直接影响后面语句的执行。（1’） 用途：主要用于模块的算法部分，用若干顺序语句构成一个进程或描述一个特定的算法或行为。顺序语句不能直接构成结构体，必须放在进程、过程中。（2’） 并行语句： 特点：不按书写顺序执行，可作为一个整体运行，程序执行时只执行被激活的语句。被激活的并行语句是同时执行的。（2’） 用途：主要用于表示算法模块间的连接关系，模拟实际硬件电路工作的并行性，可以直接构成结构体。（1’） 二、程序阅读分析（30分，共3小题，每小题10分） 1.（1）该电路是一个双四输入数据比较器（3’） （2）电路输出状态如下：(7’) 输 入 输 出 a b alb aeb asb 1001 0110 1 0 0 1100 1110 0 0 1 0011 0011 0 1 0 2. 该程序实现的是一个带复位端的8进制计数器的功能，cout端为计数到信号输出端，d2~d0为当前计数值输出端。（4’） 该电路的输入输出波形如下：（6’，每条波形1’） 3. （每个错处：指出：1’，改正：1’） ① 实体名不能以数字开头，可改为ymq38; ② 输出引脚定义与程序中的输出不一致，可将输出引脚定义为y: out std_logic_vector(7 downto 0); ③ 进程(process)缺少begin,应在when-else语句前加一个begin; ④ 信号q使用前未声明，应在architecture的begin前加signal q: std_logic声明; ⑤ when-else语句对y赋值运算符（“=”）错，应改为“=”。 三、程序设计（共40分，第1题10分，第2题15分，第3题15分） （注：程序设计题答案不唯一，以下仅为一种参考答案。） 1. 总线开关的参考程序如下： LIBRARY ieee; USE ieee.std_logic_1164.all; (1’) ENTITY aaa IS PORT( en, select : IN STD_LOGIC ; A, B : IN STD_LOGIC_VECTOR(6 DOWNTO