第四章8086内部结构和时序.pptVIP

第四章 8086内部结构和时序 目的： 1.了解CPU的引脚以及其功能 2.掌握8086的内部时序 第一节 8086CPU引脚功能 一、8086CPU的引脚特点 （见图5-2 P156） 1.40条引脚、双列直插式封装 2.分时复用总线 3.两种工作方式 最小模式 最大模式 二、最小模式下各引脚的功能 1.AD15～AD0 地址/数据总线 特点：双向、三态功能、分时复用。在T1期间地址输出（锁存），在T2～T3期间，读周期—高阻，写周期—传送数据 2. A19/S6～ A16/S3 地址/状态复用总线 特点：在T1期间，作为地址总线，访问内存—高4位，访问I/O端口—保持为‘0’；在其他期间， 作为状态总线，S6为0，指示8086与总线相连， S5指示当前中断允许标志位IF的设置。 S4 S3 当前使用的段寄存器 0 0 当前正在使用ES 0 1 当前正在使用SS 1 0 当前正在使用CS 1 1 当前正在使用DS 3 控制总线 （1）BHE/S7高8位数据总线允许/状态复用总线 特点：三态输出，低电平有效，T1周期输出 作为选通信号，与A0配合表示总线使用情况。 说明： （a）从奇地址读一字节，系统自动产生BHE为0。 （b）规则字：从偶地址开始的字。 一个总线周期 非规则字：从奇地址开始的字。 两个总线周期 (2) RD 读信号 特点：三态输出，低电平有效 (3) WR 写信号 特点：三态输出，低电平有效 (4) M/IO 存储器或I/O端口选择控制信号 特点：三态输出 为1时，访问存储器，为0时，访问I/O端口，DMA方式：高阻 （5）READY 准备就绪信号 特点：输入、高电平有效。为1时，表示访 问的设备准备好传送数据。 （6）INTR 可屏蔽中断请求信号 特点：输入、高电平有效 （7）INTA中断响应信号 特点：输出、低电平有效。两个连续的负脉 冲构成一个中断响应周期 （8）NMI 不可屏蔽中断请求 特点：输入、上升沿触发，不受IF的影响。 （9）TEST 等待测试信号 特点：输入、低电平有效。CPU执行WAIT指令时，每隔5个时钟周期对TEST进行一次测试。为1时，则CPU处于空闲等待状态。 （10）RESET 复位信号 特点：输入、高电平有效。至少保持4个时钟周期 复位后，（CS）=0FFFFH，其他均为0。 （11）ALE 地址锁存允许信号 特点：输出、高电平有效。在T1时，ALE产生正脉冲，利用其下降沿将地址信息锁存。 （12）DT/R 数据发送/接受控制信号 特点：三态输出，控制数据总线收发器的传送方向 DT/R为1时，发送数据，完成写操作； DT/R为0时，接受数据，完成读操作。 （13）DEN 数据允许信号 特点：三态、输出、低电平有效。作为数据收发器的选通控制信号，在DMA方式时，处于高阻 （14）HOLD 总线保持请求信号 特点：输入、高电平有效。有多个主控设备时，就用HOLD请求信号 （15）HLDA 总线保持响应信号 特点：输出、高电平有效。HLDA=1，表示CPU响应其他部件的总线请求，并通知请求的设备可以使用总线。 （16）MN/MX 工作方式选择信号 特点：输入。 MN/MX =1 最小方式 MN/MX =0 最大方式 （17）CLK 主时钟信号 特点：输入。 与8284的时钟输出端CLK相连。 占空比为33％。 4.电源线VCC和地线GNE 三、最大模式的引脚功能 （1）S2、S1、S0 总线周期状态信号 特点：三态输出。 作为总线控制器8288的输入，产生7个控制信号。 （2）QS1 、QS0 指令队列状态信号 特点：输出 作用见 P160 表5-3 （3）LOCK 总线封锁信号 特点：三态输出、低电平有效。常用于软件设置， 在指令上加前缀LOCK，保证这条指令执行的 过程中不被中断。 （4）RQ/GT1 RQ/GT0 总线请求/总线请 求允许信号 特点：双向、低电平有效 总线请求和总线请求允许信号在同一