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实验二 三线—八线译码器、数据选择器、数据比较器、二进制编码器、译码器
成绩 教师
签名
EDA技术实验报告
实验名称：组合＼时序逻辑设计仿真测试 科技楼322
实验批次： 10
学号 : 0900210328
姓名 ： 韦健臻
实验日期： 2011 年 10 月 18 日
实验二
三线—八线译码器、数据选择器、数据比较器、二进制编码器、译码器
Verilog 实现
实验目的：
通过本次实验掌握三线—八线译码器、数据选择器、数据比较器、二进制编码器、译码器的Verilog 语言输入方法，进一步掌握仿真器的使用方法。
二、实验要求：
1、利用Verilog 语言设计（三线—八线译码器），并仿真；
2、利用Verilog 语言输入方法设计（四选一数据选择器），并仿真；
3、利用Verilog 语言输入方法设计（数据比较器），并仿真；
4、利用Verilog 语言输入方法设计BCD 译码器，并仿真；
三线---八线译码器参考程序：
module exam38(a,b,c,y,en);
input a,b,c,en;
output[7:0] y;
reg[7:0] y;
always @(en or a or b or c)
begin
if(en) y=8
else
begin
case({c,b,a})
3b000: y=8
3b001: y=8
3b010: y=8
3b011: y=8
3b100: y=8
3b101: y=8
3b110: y=8
3b111: y=8
endcase
end
end
endmodule
数据选择器参考程序:
module example4(z,a,b,c,d,s1,s2,);
input s1,s2;
input a,b,c,d;
output z;
reg z;
always @(s1 or s2)
begin
case({s1,s2})
2b00: z=a;
2b01: z=b;
2b10: z=c;
2b11: z=d;
endcase
end
endmodule
数据比较器参考程序:
module compare(equal,a,b);
input a,b;
output equal;
assign equal=(a==b)?1:0;
endmodule
两位数据比较器
/* 2bit COMPARATOR */
module COMP ( A, B, LG, EQ, SM );
input [1:0] A, B;
output LG, EQ, SM;
assign { LG, EQ, SM } = FUNC_COMP ( A, B );
function [2:0] FUNC_COMP;
input [1:0] A, B;
if ( A B )
FUNC_COMP = 3b100;
else if ( A B )
FUNC_COMP = 3b001;
else
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