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EDA例子
第五章例子
三输入与门
1，
ENTITY andgate3 IS
PORT(a,b,c:IN BIT;x:OUT BIT);
END ENTITY andgate3;
ARCHITECTURE dataflow2 OF andgate3 IS
BEGIN
x=a AND b AND C;
END ARCHITECTURE dataflow; --(数据流描述)
2，
ENTITY andgate3 IS
PORT(a,b,c:IN BIT;y:OUT BIT);
END ENTITY andgate3;
ARCHITECTURE behavior OF andgate3 IS
BEGIN
Comb:PROCESS(a,b,c) 顺序描述语句
BEGIN
IF( a=1 ANDb=1 AND c=1) THEN 分支语句word9页
y=1;
ELSE
y=0;
END IF;
END PROCESS Comb;
END ARCHITECTURE behavior; --(行为描述）
3，
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY and3_1 IS
PORT(a,b,c:IN BIT;
x:OUT BIT);
END ENTITY and3_1;
ARCHITECTURE behavior2 OF and3_1 IS
SIGNAL indata : bit_vector(2 DOWNTO 0);
BEGIN
indata=abc;
Comb1 : PROCESS(a,b,c) 因为indata是abc相关，没写入
BEGIN
CASE indata IS 分支语句9
WHEN 000 = x=0;
WHEN 001 = x=0;
WHEN 010 = x=0;
WHEN 011 = x=0;
WHEN 100 = x=0;
WHEN 101 = x=0;
WHEN 110 = x=0;
WHEN 111 = x=1;
END CASE;
END PROCESS Comb1;
END ARCHITECTURE behavior2; --行为描述
2输入与非门的VHDL描述
ENTITYnand2 IS --实体描述
PORT （i1,i2:IN BIT; --输入信号名
o1:OUT BIT); --输出信号名
END nand2;
ARCHITECTUREdelayed OFnand2 IS--结构体描述
BEGIN
o1=i1 NAND i2 AFTER 5NS; --电路描述
END delayed
二输入与非门的另一种描述。
ARCHITECTURE another OF nand2 IS
BEGIN
PROCESS(i1,i2)
BEGIN
IF i1=1 AND i2=1 THEN
o1=0 AFTER 5NS;
ELSE o1=1 AFTER 5NS;
END IF;
END PROCESS;
END another;
例5.4 半加器的数据流描述。
ENTITY half_adder IS
PORT(a, b: IN BIT;
s, c0: OUT BIT);
END half_adder;
ARCHITECTURE h_adder OF half_adder IS
SIGNAL c, d: BIT;
BEGIN 信号时非输入输出的中间量相c= a OR b;
d= a NAND b; 当于下一阶段的输入和上一阶段的输出?
c0= NOT d;
s= c AND d;
END h_adder;
例5.9 全加器的结构描述。 使用前面已经定义过的半加器
ENTITY full_adder IS
PORT(x, y, cin: IN BIT;
sum, carry: OUT BIT);
END full_adder;
ARCHITECTURE struct OF full_adder IS
COMPONENT half_adder 部件声明
PORT(a, b: IN BIT;s, c0: OUT BIT);
END COMPONENT;
SIGNAL h1_s, h1_c, h2_c: BIT;
BEGIN
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