第七、八、九、十讲(第6章).pptVIP

第七讲 一、教学内容： 第六章 VHDL设计进阶 6.1 4位加法计数器的VHDL描述 6.2 不同工作方式的时序电路设计 二、学目的及要求： 1、进一步了解用VHDL表达和设计电路的方法； 2、更深入地理解VHDL语言现象和语句规则的特点； 三、授课课时：2课时 四、教学重点、难点：信号、变量及进程中的信号和变量赋值语句。 第八讲 一、教学内容： 第六章 VHDL设计进阶 6.3 数据对象DATA OBJECTS 二、学目的及要求： 1、进一步了解用VHDL表达和设计电路的方法； 2、更深入地理解VHDL语言现象和语句规则的特点； 三、授课课时：2课时 四、教学重点、难点：信号、变量及进程中的信号和变量赋值语句。 第九讲 一、教学内容： 第六章 VHDL设计进阶 6.4 双向电路和三态控制电路设计 二、学目的及要求： 1、进一步了解用VHDL表达和设计电路的方法； 2、更深入地理解VHDL语言现象和语句规则的特点； 三、授课课时：2课时 四、教学重点、难点：三态门的基本概念、三态门的VHDL设计方法。 第十讲 一、教学内容： 第六章 VHDL设计进阶 6.5 进程语句结构 6.6 仿真延时 二、学目的及要求： 1、进一步了解用VHDL表达和设计电路的方法； 2、更深入地理解VHDL语言现象和语句规则的特点； 三、授课课时：2课时 四、教学重点、难点： 进程中的语句的顺序/并行运行的双重性。 实验四： 含异步清零和同步时钟使能的四位加法计数器 6.4.2 双向端口设计 【例6-13】 library ieee; use ieee.std_logic_1164.all; entity tri_state is port (control : in std_logic; in1: in std_logic_vector(7 downto 0); q : inout std_logic_vector(7 downto 0); x : out std_logic_vector(7 downto 0)); end tri_state; architecture body_tri of tri_state is begin process(control,q,in1) begin if (control = 0) then x = q ; else q = in1; x=ZZZZZZZZ ； end if; end process; end body_tri; 表面看IF语句是完整，但它只是针对control而言；对q来说则是不完整的，因而综合后会得到一个带有锁存器的时序和组合的混合电路。 Q只有在control＝1时得到了赋值，q在control＝0时没有赋值。 6.4.2 双向端口设计 例6-13的综合结果 6.4.2 双向端口设计 图6-13 例6-13的仿真波形图 control＝1时，q得到赋值，仿真结果正确。 control＝0时，q没有得到赋值，得不到正确仿真结果。 6.4.2 双向端口设计 【例6-14】 （以上部分同上例） process(control,q,in1) begin if (control=0) then x = q ; q = ZZZZZZZZ; else q = in1; x =ZZZZZZZZ； end if; end process; end body_tri; 图6-14 例6-14的仿真波形图 6.4.3 三态总线电路设计 设计一个8位四总线驱动电路： 6.4.3 三态总线电路设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.A