6第六章_VHDL设计进阶.pptVIP

【例6-8】利用信号赋值的“并行特性”（意味着信号同时更新）实现移位 Library IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHIFT IS PORT ( CLK, C0 : IN STD_LOGIC ; - -时钟和进位串行输入 MD : IN STD_LOGIC_VECTOR (2 DOWNTO 0) ; - -移位模式控制字 D : IN STD_LOGIC_VECTOR (7 DOWNTO 0) ; - -待并行加载移位的数据 QB : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ; - -移位数据并行输出 CN : OUT STD_LOGIC) ; - -进位串行输出 END ENTITY; ARCHITECTURE BEHAV OF SHIFT IS SIGNAL REG : STD_LOGIC_VECTOR(7 DOWNTO 0) ; SIGNAL CY : STD_LOGIC ; BEGIN PROCESS (CLK, MD, C0) BEGIN IF CLK‘EVENT AND CLK = ’1‘ THEN - -利用进程的顺序语句构成时序电路 CASE MD IS WHEN 001 = - -带进位循环左移 REG(0) = C0 ; REG(7 DOWNTO 1) = REG(6 DOWNTO 0); CY = REG(7); WHEN 010 = - -自循环左移 REG(0) = REG(7); REG(7 DOWNTO 1) = REG(6 DOWNTO 0); WHEN 011 = - -自循环右移 REG(7) = REG(0); REG(6 DOWNTO 0) = REG(7 DOWNTO 1); WHEN 100 = - -带进位循环右移 REG(7) = C0 ; REG(6 DOWNTO 0) = REG(7 DOWNTO 1); CY = REG(0); WHEN 101 = REG(7 DOWNTO 0) = D(7 DOWNTO 0); - -加载待移数 WHEN OTHERS = REG = REG ; CY = CY ; - -保持 END CASE; END IF; END PROCESS; QB(7 DOWNTO 0) = REG(7 DOWNTO 0); CN = CY; - -移位后输出 END BEHAV; 带进位循环左移（MD=001）仿真波形 VHDL中两类用于行为仿真的延迟模型 1、固有延迟 即惯性延迟，是任何电子器件都存在的一种延时特性。固有延时的主要物理机制是分布电容效应 在惯性延时模型中，当信号的脉宽（或者说信号的持续时间）小于器件的固有延时时，器件将对输入的信号不作任何反应。 为了仿真，VHDL有一个默认的固有延迟量，称为仿真δ。 2、传输延时 传输延时表达的是输入与输出之间的一种绝对延时，传输延时并不考虑信号持续的时间，它仅仅对信号延迟一个时间段，这个时间段即为传输延时。 举例 固有延迟 z = x and y after 5ns ; --逻辑与的值持续时间不能小于5ns z = x and y ; --没指明，则默认延迟为δ，仿真δ?无穷小 传输延迟 z = transport x after 10ns; 注意：综合过程中，综合器将忽略AFTER后的所有延时设置 EDA技术实用教程 --VHDL设计技巧与实例 VHDL综合 ( VHDL Synthesis) 把接近自然语言的VHDL描述（行为级或RTL级）转换成低级的，与FPGA/CPLD或门阵列、ASIC单元库的基本结构相映射的网表格式，就称为VHDL综合。这一