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研究生试卷十五答案 一．填空题 1．A. 58 10 2．A.集中式 B.分散式 C.异步式 3．A.输入输出指令 B.数据块传送 C.数据块搬家 4．A.指令流水线 B.运算流水线 C.并行 5．A.中央仲裁器 B.仲裁号和仲裁器 C.优先级 6．A.嵌套 B.优先级高 C.优先级低 二．解：因为x+y 2Ex× Sx+Sy Ex Ey ,所以求x+y要经过对阶、尾数求和及规格化等步骤。 对阶： △J Ex-Ey -10 2 - +10 2 -100 2 所以Ex＜Ey，则Sx右移4位，Ex+ 100 2 Ey。 Sx右移4位后Sx 0经过舍入处理后，Sx 0001，经过对阶、舍入后，x 2 10 2× 0.0001 2。 尾数求和：Sx+Sy 0．0 0 0 1（Sx） ＋ 0．1 0 1 1（Sy） 0．1 1 0 0（Sx+Sy） 结果为规格化数，所以 x+y 2 10 2×（Sx+Sy） 2 10 2× 0.1100 2 11.00 2 三. 解:由于两个表达式都用与或非逻辑来实现，因此在这种FA单元中Si和Ci+1的延迟时间均为2T单位。当用FA构成的行波进位的加法器时，关键问题在于缩短进位链的延迟时间。为此，改进设计的着眼点就是改进进位Ci+1的逻辑设计。 分析上述进位逻辑表达式发现：等式左边是原变量Ci+1，等式右边是反变量Ci。根据表A15.1，还可以写出另一种形式的进位逻辑表达式： Ci+1 AiBi+AiCi+BiSi 该式中等式左边是反变量Ci+1，等式右边是原变量Ci。 由此可以得到启示：在加法器的行波进位链中交替使用式（2）和（3）组成的逻辑电路，就可以省去由Ci→Ci+1传送路径中每一级反相器，从而可以使FA单元中的Ci+1延迟时间由2T变为1T。这样，整个加法器的进位链传送延迟时间可缩短一半。 四．解：（１）命中率H Nc / Nc + Nm 1900 / 1900 + 100 0.95 主存慢于cache的倍率　　r tm / tc 250ns / 50ns 5 访问效率　　e 1 / [r+ 1-r H] 1 / [5+ 1-5 ]×0.95 83.3% （２）平均访问时间　ta tc / e 50ns / 0.833 60 ns 五．解：（1）采用16位字长的指令，原则上讲，优点是节省硬件（包括CPU中的通用寄存器组，ALU与主存储器，MDR），缺点是指令字长较短，操作码字段不会很长，所以指令条数受到限制。另一方面，为了在有限的字段内确定操作数地址，可能要采用较复杂的寻址方式，从而使指令执行的速度降低，当采用24位字长的指令结构时，其优缺点正好相反。具体讲，按所给条件，16位字长的指令格式方案如下： 15 10 9 8 7 4 3 0 OP X R1 R2 其中OP字段可指定64条指令。X为寻址模式，与R1通用寄存器组一起，形成一个操作数。具体定义如下： X 00 寄存器直接寻址 E R1i i 0～15 X 01 寄存器间接寻址 E R1i X 10 基地址方式0 E Rb0 + R1i X 11 基地址方式1 E Rb1 + R1i 其中Rb0,Rb1分别为两个20位的基地址寄存器。 24位字长指令格式方案如下： 6 3 4 3 4 4 OP X1 R1 X2 R2 其中OP占6位，64位条指令。X1,X2分别为两组寻址模式，分别与R1和R2通用寄存器组组成双操作数字段。由于X1,X2各占3位，可指定8种寻址方式，其指令格式结构类似于PPP-11机双操作数指令格式。 比较两种方案，从性能价格比衡量，16位字长指令的方案较优。 （2）M字的空间。 六．解：根据所确定的微指令格式，四条指令的微程序流程图如图A15.2: 图A15.2 七．解：衡量并行处理器性能的一个有效参数是数据带宽（最大吞吐量），它定义为单位时间内可以产生的最大运算结果数。 设P1是有总延迟时间t1的非流水处理器，故其带宽为1/ t1。 又设Pm是相当于的m段流水处理器。其中每一段处理线路具有相同的延迟时间tC和缓冲寄存器延迟时间tR，故Pm的带宽为 Wm 如果Pm是将P1划分成相同延迟的若干段形成的，则t1≈mtC，因此P1的带宽为 W1 可见，当条件mtC＞tC+tR满足时，Wm＞W1，即Pm比P1具有更强的带宽。 八．解：1993年Apple公布了一种高速串行接口，希望能取代并行的SCSI接口。IEEE接管了这项工作，在此基础上指定了IEEE1394标准。 IEEE1394串行接口与SCSI等并