毕业设计（论文）-同步八进制加法计数器版图设计.doc

毕 业 设 计 论 文 同步八进制加法计数器 指导老师姓名： 专 业 名 称： 微电子技术 班 级 学 号： 论文提交日期：2010年11月21日 论文答辩日期：2010年11月17日 2010年11月 21 日摘要 计数器是数字系统中应用最广泛的时序逻辑部件之一，所谓计数器就是计算输入脉冲的个数。本设计是在LINUX环境下采用Cadence软件对同步八进制加法计数器进行芯片原理图设计、输入、仿真以及版图设计、DRC验证和LVS验证。 【关键词】：计数器 版图设计 DRC LVS Abstract Counter is a digital system, the most widely used one of sequential logic components, the so-called counter is to calculate the number of input pulses. This design is used in LINUX Cadence software environment, synchronous counter chip octal addition schematic design entry, simulation and layout, DRC and LVS verification verification. 【Key words】 Counter Layout design Design Rule Check Layout Versus Schematic 目 录 绪论 1 第一章 Cadence软件介绍 2 1.1Cadence软件简介 2 第二章 同步八进制加法计数器原理图 3 2.1同步八进制加法计数器原理图设计过程 3 2.2 D触发器原理图设计 4 2.3 JK触发器原理图设计 5 2.3 同步八进制加法计数器原理 5 第三章 原理图仿真 6 3.1 D触发器仿真波形图 6 3.2 JK触发器仿真波形图 7 3.3同步八进制加法计数器仿真波形图 8 第四章 同步八进制加法计数器版图设计 9 4.1版图设计规则 9 4.2 D触发器版图设计 10 4.3 JK触发器版图设计 10 4.4 同步八进制加法计数器版图设计 11 第五章 DRC验证和LVS验证 13 5.1 DRC验证 13 5.2 LVS验证 14 结论 18 致谢 19 参考文献 20 附录A 0.5um硅栅CMOS设计规则 21 附录B同步八进制加法计数器原理图 23 附录C同步八进制加法计数器版图 24 绪论 当前，我国集成电路行业正处于发展的黄金时期，集成电路的设计、制造和封装测试都面临极大的发展机遇。以后，集成电路器件的特征尺寸将从目前的深亚微米进入纳米量级，并且有可能将一个子系统乃至整个系统集成在一个芯片上。 今天，版图设计是在一个不断变化的环境中进行的。软件工具和设计方法，计算机平台，工具厂商、客户，正在实现的应用，以及我们所面对的市场压力，所有这一切都在逐年变化着。所有这一切变化已使该行业成为一个另人感兴趣的行业，但不应该忘记的是，在制作优质版图后面的基本概念是基于物理特性和电学特性的，这是永远不会改变的。 通过集成电路版图设计，按照版图设计的图形加工成光刻掩膜，可以将立体的电路系统转变为平面图形，再经过工艺制造还原成为硅片上的立体结构。因此，版图设计是连接电路系统和制造工艺的桥梁，是发展集成电路必不可少的重要环节。 集成电路版图设计流程： 设计要求 原理图的设计与绘制 原理图仿真 版图设计 版图的DRC验证 LVS验证第一章 Cadence软件介绍 1.1Cadence软件简介 Cadence系统是一个大型的EDA软件，它几乎可以完成电子设计的方方面面，包括ASIC设计、FPGA设计和PCB板设计。与另一EDA软件Synopsys相比，Cadence的综合工具略为逊色，然而，Cadence在仿真、电路图设计、自动布局布线、版图设计及验证等方面却有着绝对的优势。Cadence公司还开发了自己的编程语言Skill,并为其编写了编译器。由于skill语言提供编程接口甚至与C语言的接口。实际上，整个Cadence软件可以理解为一个搭建在Skill语言平台上的可执行文件集。所有的Cadence工具都是用Skill语言编写的，但同时由于Cadence的工具太多而显得有点凌乱，这给初学者带来了更多的麻烦。 我们的同步八进制加法计数器版图设计就是在Cadenec软件的