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　　　　　　　　　　　智力竞赛抢答器顶层逻辑图 　　　　　　　　　　　　　　 　　　　　　　　　　　智力竞赛抢答器顶层逻辑图时序仿真图 抢答判断panduan模块： VHDL源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity panduan is port(clr,host,d1,d2,d3,d4:in std_logic; q1,q2,q3,q4,alm,jg:out std_logic); end panduan; architecture bhv of panduan is signal cp:std_logic_vector(3 downto 0); signal en:std_logic; begin cp=d4d3d2d1; process(cp,host,clr) begin if clr=0 then jg=0;alm=0;en=0; elsif host=0 and cp0 then jg=1;alm=0;en=0; elsif host=1 and cp0 then jg=0;alm=1;e