第04章 主存储器.ppt

例4: 某机采用四体交叉存储器，今执行一 段小循环程序，此程序放在存储器的连续地址单元中，请问在下面两种情况下（执行指令数相等）。程序运行的时间是否相等？为什么？ （1）循环程序由6条指令组成，重复执行80次。 （2）循环程序由8条指令组成，重复执行60次。 解： （1）在四体交叉存储器中取6条指令的时间=2T，重复执行80次的时间=80×2T=160T。 （2）在四体交叉存储器中取8条指令的时间=2T，重复执行60次的时间=60×2T=120T。 所以第一种情况的运行的时间大于第二种情况的运行的时间。? 主存储器习题 第四章 习题 P.126. 4.2；4.3; 4.5; 4.6 END * 4.5主存储器的组成与控制 例3：用16K×8的芯片设计一个64K×16的存储器。 当B=0时访问16位数；当B=1时访问8位数。 【相关知识】存储器的设计，即能按8位访问，又能按16位访问 【解答】 由于要求存储器能按字节访问，即：64K×16=128K×8=217×8，所以地址线需17根，数据线为16根。 先设计一个模块将16K×8扩展成16K×16，内部地址为A14～A1，如图所示。 4.5主存储器的组成与控制 设计方案设偶存储体选中时C=1；奇存储体选中时D=1； 4.5主存储器的组成与控制 4.5主存储器的组成与控制 4.5主存储器的组成与控制 例4：用16K×8的芯片设计一个64K×32的存储器。当B1B0=00时访问32位数；当B1B0=01时访问16位数；当B1B0=10时访问8位数； 【相关知识】 存储器的设计，即能按8位访问，又能按16位访问，还能按32位访问。 【解答】 由于要求存储器能按字节访问，即：64K×32=256K×8=218×8，所以地址线需18根，数据线为32根。 4.5主存储器的组成与控制 设存储体1选中时C=1；存储体2选中时D=1； 存储体3选中时E=1；存储体4选中时F=1。 设计方案见表。 4.5主存储器的组成与控制 4.5主存储器的组成与控制 存储器结构图及与CPU连接的示意图 4.5主存储器的组成与控制 二、存储器的工作周期 在与中央处理器连接时，CPU的时序与存储器的读、写周期之间的配合问题是非常重要的。对于已知的RAM存储片，读写周期是已知的。下图示出RAM芯片的读周期与写周期的时序波形图。 4.5主存储器的组成与控制 4.5主存储器的组成与控制 1、读周期 从给出有效地址后，到读出所选中单元的内容外部数据总线上稳定地出现所需的时间tA称为读出时间。 读周期与读出时间是两个不同的概念，读周期时间tRC表示存储片进行两次连续读操 作时所必须间隔的时间，它总是大于或等于读出时间。 片选信号CS必须保持到数据稳定输出，tCO为片选的保持时间。 在读周期中为WE高电平。 4.5主存储器的组成与控制 2、写周期 要实现写操作，必须要求片选CS和写命令WE信号都为低。 要使数据总线上的信息能够可靠地写入存储器，要求CS信号与WE信号相“与”的宽度至少应为tW。 为了保证在地址变化期间不会发生错误写入而破坏存储器的内容，信号在地址变化期间必须为高。 为了保证有效数据的可靠写入，地址有效的时间至少应为tWC ＝tAW＋tW＋tWR。 为了保证CS和 WE变为无效前能把数据可靠地写入，要求写入的数据必须在tDW以前，保证在数据总线上已经稳定。 4.5主存储器的组成与控制 例，下图是某SRAM的写入时序图，其中是读／写命令控制线，当线为低电平时，存储器按当时地址2450H把数据线上的数据写入存储器。 请指出图(a)写入时序中的错误，并画出正确的写入时序图。 4.5主存储器的组成与控制 解：在线为低电平时，地址、数据都不能再变化，正确的写入时序图如图 (b)。 4.5主存储器的组成与控制 4.6多体交叉存储器 一、提高存储器工作速度的技术 多体交叉存储器是指存储体内有多个容量相同的存储模块，而且各存储模块都有各自独立的地址寄存器、译码器和数据寄存器。各模块可独立进行工作。 交叉存取是指各个模块的存储单元交叉编址且存取时间均匀分布在一个存取时间周期内。 多个模块采用交叉编址，连续的地址被安排在不同的模块中。 4.6多体交叉存储器 二、多体交叉存储器结构 4.6多体交叉存储器 三、多体交叉存储器编址方式 大容量的主存储器可由多个存储体组成，每个存储体有自己独立的读写线路、地址寄存器和数据寄存器，称为“存储模块”。 若在M个模块上交叉编址 称为模M交叉编址。（参见P125图4.22) 若存储器有M个模块，每个模块容量为L，各模块低位交叉编址，连续分布，第i个模块的地址编号为： 其中