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硬件描述语言实验报告 - 实验报告 - 书业网 Verilog HDL 硬件描述语言 实验报告 学院：信息科学与工程学院 班级： 学号：姓名： 实验一简单组合逻辑电路的设计 一 实验要求 1. 用verilog HDL语言描写出简单的一位数据比较器及其测试程序； 2. 用测试程序对比较器进行波形仿真测试；画出仿真波形； 3. 总结实验步骤和实验结果。 二 实验原理与内容 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码： //--------------- compare.v ----------------- module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时， //equal输出为0。 endmodule 测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部