eda高速数字相关器.docVIP

EDA技术与应用实验报告 实验题目：高速数字相关器 姓名： 班级： 学号： 指导老师： 小组成员： 采用流水线技术设计 -----高速数字相关器 实验目的: 设计一个在数字通信系统中常见的数字相关器，并利用流水线技术提高其工作速度，对其进行仿真和硬件测试。 实验原理: 数字相关器用于检测等长度的两个数字序列相等的位数，实现序列 的相关运算。 一位相关器，即异或门，异或的结果可以表示两个1位数据的相关程序。异或为0表示数据位相同；异或为1表示数据位不同。多位数字相关器可以由多个一位相关器构成，如N位数字相关器由N个异或门和N个位相关结果统计电路构成。 实验仪器设备: pc(装有altera quartus II) fpga实验开发板 实验内容与要求: 设计一个4位数字相关器。 利用设计好的的4位数字相关器设计16位数字相关器。 程序设计与分析: 先设计4位数字相关器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity xgq4 is port(clk:in std_logic;