十二进制计数器.docVIP

Xilinx FPGA实验报告 ——十二进制同步计数器 十二进制同步计数器 实验内容 用BCD码实现个位和十位 ，其中个位十进制，十位二进制。 当计数到11时，产生进位脉冲。 自行设计VHDL测试向量文件，进行仿真测试。 分频产生1Hz信号，用1Hz信号作为十二进制同步计数器的计数时钟。 设计数码管译码电路，将计数结果在BASYS2实验板上下载显示。 实验目的 熟悉Xilinx的ISE软件的使用和设计流程； 掌握ISE仿真方法； 熟悉Xilinx FPGA开发板 利用VHDL语言设计计数器电路，下载到FPGA板上进行验证。 实验环境 PC机一台； Xilinx的ISE软件一套； 实验结果 顶层模块 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity top12 is Port ( clock : in STD_LOGIC; clear : in STD_LOGIC; segment_4 : out std_logic_vector(3 downto 0); result : out STD_LOGIC_VECTOR (6 downto 0); jinwei:out std_logic); end top12; arch