第4章(xiugai).ppt

4.5 一般加法计数器设计 4.5.2 程序分析 图4-15 例4-22的工作时序 KX康芯科技 4.5.3 含并行置位的移位寄存器设计 【例4-23】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHFRT IS -- 8位右移寄存器 PORT ( CLK，LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB : OUT STD_LOGIC ); END SHFRT; ARCHITECTURE behav OF SHFRT IS BEGIN PROCESS (CLK, LOAD) VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKEVENT AND CLK = 1 THEN IF LOAD = 1 THEN REG8 := DIN; --由（LOAD=1）装载新数据 ELSE REG8(6 DOWNTO 0) := REG8(7 DOWNTO