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第2章???硬件描述语言VHDL基本概念 在比较传统的数字系统设计中，描述硬件的方法通常是逻辑电路图和逻辑表达式（布尔方程），随着系统复杂程度的增加，上述描述方法变得过于复杂，不便于使用。为了能够在更高层次上描述硬件，人们从20世纪60年代起就不断提出硬件描述语言（HDL），但其中绝大部分是专有产品而不是标准化产品。目前已经标准化的HDL主要有VHDL和Verilog HDL。 与传统的描述方法相比，HDL主要有以下优点： 1.HDL描述可以直接读懂，可以直接由计算机编译处理； 2.HDL可以在高于逻辑级的抽象层次上对硬件进行描述； 3.HDL描述能够包含精确的定时信息； 4.HDL描述易于修改和交流； 5.在不同层次上均容易形成模拟和验证的设计描述。 2.1 VHDL的由来 20世纪70年代末至80年代初，美国国防部提出了VHSIC（Very High Speed Integrated Circuit）计划，其目标是为了开发新一代集成电路，为了配合这一计划，美国国防部与TI公司、IBM公司和Intermerics公司联合签约，开发VHSIC HDL，即VHDL。在1985年开发小组发布了最后版本VHDL V7.2，同时开始着手标准化工作，到1987年12月，VHDL经过多次修改后，被IEEE接受为第一个标准HDL，即IEEE Std 1076-1987。美国国防部要求自1988年9月30日起，所有为军方开发的ASIC合同文件一律采用VHDL文档。 按照IEEE的规定，所有标准要求至少每5年重新认定一次，不断更新以保持其不过时。因此1992年在IEEE Std 1076-1987的基础上作了若干修改和增加了一些功能之后，于1993年再次获得IEEE的批准，成为新的标准版本：IEEE Std 1076-1993。VHDL’93和VHDL’87并不完全兼容，但是，对VHDL’87的源码只需作少许的修改，就可以成为VHDL’93代码。 2.2 1位全加器的描述实例 1位全加器有3个输入端a、b、c_in和2个输出端sum、c_out，如图2.1a所示；它是由2个半加器和1个或门构成，如图2.1b所示；图2.1c是1位全加器的逻辑图。 传统的图形描述方式是在门级上直接画出如图2.1c所示的逻辑图，而1位全加器的VHDL描述如下所示： 例2-1 1位全加器 ENTITY full_adder IS -- 实体说明 PORT （a，b，c_in：IN Bit； -- 端口说明 sum，c_out：OUT Bit）； END full_adder； ARCHITECTURE logic OF full_adder IS -- 结构说明 SIGNAL temp_sum：Bit； -- 信号说明 BEGIN temp_sum = a XOR b AFTER 10 ns； sum = temp_sum XOR c_in AFTER 10 ns； c_out =（a AND b）OR（temp_sum AND c_in）AFTER 20ns； END logic； 2.3 基本的VHDL模型结构 2.3.1 设计实体 设计实体是VHDL中的基本单元和最重要的抽象，它把一个任意复杂程度的模块视为一个单元，它可以代表整个系统、1块电路板、1个芯片或者是1个门电路，它可以复杂到象一个微处理器，也可以简单到一个逻辑门。1个设计实体由1个实体说明和若干个结构体组成。实体说明是设计实体的接口部分，它表示设计实体对外部的特征信息；结构体是设计实体的实现方案描述。1个设计实体中的若干个结构体，分别代表同一实体说明的不同实现方案。 2.3.2 实体说明 实体说明是1个设计实体的外部视图，它包括实体名称、类属说明和端口说明等信息。实体说明的一般格式如下： ENTITY 实体名称 IS [ GENERIC（类属表）；] [ PORT（端口表）；] [ BEGIN { 实体语句 }] END [ ENTITY ][ 实体名称 ]； 端口说明是描述设计实体的输入和输出特性的定义部分，它包括端口的信号名称、信号模式、信号类型和静态初始值等信息： PORT（{[ SIGNAL ]{ 名称 }：[ 信号模式 ] 信号类型[ BUS ][ := 静态初始值 ]；}）； 这里名称