时钟歪斜.docVIP

时钟歪斜 1 极性歪斜，也就是时钟相位差180度，这种时钟设计可以实现双倍率的流水线数据传输率。 2 相位歪斜，是指由于延时造成时钟有相位差。 3 频率歪斜，是指在多个时钟域中，时钟会有相位差，而且频率也不同，要注意使用multipath。 4 周期歪斜是指逻辑需要多个周期，或者是在流水中要加入一级而使用的，也使用multipath。 ２、减少时钟歪斜的方法有以下几种： 1 FPGA有全铜层的全局时钟网络驱动，全局时钟的CLOCK SKEW很小。因此主要时钟信号应该走全局时钟网络以避免始终偏斜。 2 采用适当的时钟缓冲器，或者在边缘敏感器件的输出与其馈给的任何边缘敏感器件输入端之间加入一定的延迟以减小歪斜。 3 严重的时钟歪斜往往是由于在FPGA内的时钟及其它全局控制线 如复位线 使负载过重造成的，在信号线上接一串线形缓冲器，使驱动强度逐步增大，可以消除时钟歪斜。 4 在受时钟控制的部件之后分别接入缓冲器，并在两个缓冲器输出端之间接一平衡网络。 5 采用FPGA内的ＰＬＬ模块可以对输入时钟进行很好的分频和倍频，从而使时钟歪斜减到最低程度。 （转）由一个简单的串并变换来分析时钟歪斜 这是我写的一个简单的带输入输出使能的8位串并变换VHDL程序，程序虽小但可以分析一些时钟歪斜和保持时间的问题，程序如下：library ieee;use ieee.std_logic_