基于HDL十进制计数显示系统的设计辩析.doc

****大学 实验报告 课程名称： FPGA技术 实验名称： 基于原理图的十进制计数器设计 姓 名： ***** 学 号: ***** 班 级： 电子1202 指导教师： ****** *****大学****学院制 实验二 基于 HDL 十进制计数、 显示系统设计 模块端口信号说明输入信号：Clk_50m ---系统采样时钟clk -------待计数的时钟clr ---------异步清零信号， 当 clr=1， 输出复位为 0， 当 clr=0， 正常计数ena---------使能控制信号， 当 ena=1， 电路正常累加计数， 否则电路不工作输出信号：q[6： 0]---------驱动数码管， 显示计数值的个位cout -----------1bit 数据， 显示计数值向十位的进位COM-----------共阳级数码管,公共端（ 接地， 参考开发板原理图）3、 以自顶向下的设计思路进行模块划分：整个系统主要设