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基于VDHL语言的数字频率计设计 电子工程学院工程 【摘要】 VHDL开发FPGA的一般流程，在软件开发平台ISE上，FPGA实验开发板进行数字频率计的设计和实现。 【关键词】频率计；VHDL；FPGA 】一、 系统总体要求 2 1. 设计要求 2 2. 系统工作原理 2 2. 单元电路的划分 5 二、 单元电路设计 6 1. 分频器 6 2. 控制器 8 3. 计数器 9 4. 锁存器 13 5. 显示单元 15 三、 设计实现 20 1. 顶层设计 20 2. 管脚分配 20 3. 下载过程 21 四、 测试结果及结论 21 测试结果： 21 实验结论： 21 五、 参考资料 22 系统总体要求 要求 频率计设计指标如下： 2、测试频率范围为：10Hz～100MHz 3、量程分为三档：第一档：闸门时间为1S时，最大读数为999.999KHz 第二档：闸门时间为0.1S时，最大读数为9999.99KHz 第三档：闸门时间为0.01S时，最大读数为99999.9KHz。 4、显示工作方式：a、用六位BCD七段数码管显示读数。 b、采用记忆显示方法 c、实现对高位无意义零的消隐。 2. 系统工作原理 所谓“频