4.VHDL结构和常用描述方法课稿.pptVIP

结构描述 把复杂的电子实体按其不同的硬件电路功能划分为若干部分，然后对各部件具体描述。 全加器的一种逻辑结构图： VHDL构造体常用描述方法 3 半 加 器 半 加 器 或门 x y Cin a b c Cout Sum 主要组成部分：元件、例元、生成语句 元件：用以描述某个实体的同一构造的同类型部件（半加器） 例元：在结构描述中，每个部件都是对某个元件的实例化，称为例元 生成语句：用以生成多个相同或者有规则的电路结构的语句（常用于ram，rom等） 结构描述 Lib…… En…… Architecture c_adder of full_adder is component half_adder --主要由元件和例元组成 Port …… ; end component; component or_gate Port …… ; Signal a,b,c:std_logic; Begin U1:half_adder port map A x,B y,S a,C b ; --端口映射表 U2:half_adder port map A b,s c,b Cin,C Sum ; U3:or_gate port map in1 a,in2 c,S a,out Cout ; End c_adder; VHDL构造体常用描述方法 混合描述 ：复杂电路，因地制宜。 描述方法 综合时间 硬件知识 程序结构 优化程度 行为描述 最长 最少 简单 最不优化 结构描述 中等 多 复杂 优化 逻辑描述 最短 最多 最简单 最优化 * * Zhi’nerik VHDL:文字规则和常用描述方法 VHDL的程序结构 实体（entity） 结构体（architecture） 库（library） 程序包（package） 配置（configuration） 库、程序包 实体（Entity） 结构体 （Architecture） 进程 或其它并行结构 配置（Configuration） VHDL的程序结构 程序包： 已定义的常数、数据类型、元件调用说明、子程序的一个集合。 目的：方便公共信息、资源的访问和共享。 库： 多个程序包构成库。 常见库：STD、WORK、IEEE、VITAL、自定义库 一、 库、程序包 VHDL的程序结构 库 设计库 资源库 STD WORK IEEE 库及程序包的使用 库及程序包的说明总是放在实体单元前面， 默认库及程序包可不作说明。用关键字library 说明要使用的库，用关键字 use 说明要使用的库中的程序包。 use 库名．程序包名．项目名 library ieee； use ieee.std_logic_1164.all； use ieee.std_logic_unsigned.conv_integer; 库及程序包的作用范围：仅限于所说明的设计实体。 每一个设计实体都必须有自已完整的库及程序包说明语句。 library ieee； use ieee.std_logic_1164.all； entity or2 is port（a，b：in std_logic； c：out std_logic）； end or2； library ieee； entity or2 is port（ a，b：in std_logic_1164.std_logic； c：out std_logic_1164.std_logic ）； end or2； STD、WORK是默认库 所有VHDL程序都隐含了： library STD； use STD.standard.all； 所以程序中可以不特意添加。 例外：textio包 文本操作 需要用到textio包，须显式引用 library STD； use STD.textio.all； 库、程序包 实体（Entity） 结构体 （Architecture） 进程 或其它并行结构 配置（Configuration） VHDL的程序结构 二、实体（entity）：定义系统输入输出端口，无法从实体声明中得知电路的具体构造和实现的功能层次化设计中，实体说明是整个模块或整个系统的输入输出接口；器件级设计中，实体说明是一个芯片的输入输出端口。 实体说明语句的一般结构： Entity 实体名 Is --实体名必须与文件名一致 [Generic（类属参数：数据类型）；] [Port（端口表）；] End [entity][实体名]；--[可选项] 例如：二输入或门的实体说明如下： entity or2 is port（a，b：in std_logic；c：out std_logic）； en