华科数电ch04C分解.pptVIP

下载本文档

6
0
约1.13万字
约 80页
2017-03-26 发布于湖北
举报
版权申诉

华科数电ch04C分解.ppt

1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

74138集成译码器Verilog HDL建模 74138集成译码器Verilog HDL建模 74151的Verilog HDL 建模 module CT74151 C,B,A,EN,D7,D6,D5,D4,D3,D2,D1,D0,Y,W ; input C,B,A,EN,D7,D6,D5,D4,D3,D2,D1,D0; output Y,W; reg Y; always begin if EN 0 begin case C,B,A b000 : Y D0; b001 : Y D1; b010 : Y D2; b011 : Y D3; b100 : Y D4; b101 : Y D5; b110 : Y D6; b111 : Y D7; endcase end else Y 0; end assign W ~Y; endmodule 4 位数值比较器74LS85的Veirlog HDL建模 module CT7485 A3,A2,A1,A0,B3,B2,B1,B0, ALBI,AEBI,AGBI,ALBO,AEBO,AGBO ; input A3,A2,A1,A0,B3,B2,B1,B0； input ALBI,AEBI,AGBI; output ALBO,AEBO,AGBO; reg ALBO,AEBO,AGBO; wire[3:0] A_SIGNAL,B_SIGNAL; assign A_SIGNAL A3,A2,A1,A0 ; assign B_SIGNAL B3,B2,B1,B0 ; 4 位数值比较器74LS85的Veirlog HDL建模（续） always @ A_SIGNAL or B_SIGNAL or ALBI or AEBI or AGBI begin if A_SIGNAL B_SIGNAL begin ALBO 0; AEBO 0; AGBO 1; end else if A_SIGNAL B_SIGNAL begin ALBO 1; AEBO 0; AGBO 0; end else if A_SIGNAL B_SIGNAL begin ALBO ALBI; AEBO AEBI; AGBO AGBI; end end endmodule 一位全加器的Verilog HDL建模——门级描述 module addbit Ai, Bi, Ci_1, Si, Ci ; input Ai, Bi, Ci_1; output Si, Ci; wire Ai, Bi, Ci_1, Si, Ci, n1, n2, n3; xor n1, Ai, Bi, ; xor Si, n1, Ci_1 ; and n2, Ai, Bi ; and n3, n1, Ci_1 ; or Ci, n2, n3 ; endmodule 一位全加器的Verilog HDL建模——数据流描述 module addbit Ai,Bi,Ci_1,Si,Ci ; input Ai,Bi,Ci_1; output Si,Ci; assign Si ~Ai~BiCi_1 | ~AiBi~Ci_1 | Ai~Bi~Ci_1 | AiBiCi_1 ; assign Ci ~AiBiCi_1 | Ai~BiCi_1 | AiBi~Ci_1 || AiBiCi_1 ; endmodule 一位全加器的Verilog HDL建模——行为级描述 module addbit Ai,Bi,Ci_1,Si,Ci ; input Ai,Bi,Ci_1; output Si,Ci; assign Ci,Si Ai + Bi + Ci_1; endmodule 逻辑表达式（用与或非门实现）采用包围0的方法进行化简得：逻辑图共用了12个逻辑门! 4.4.5 算术运算电路如何用尽少的门电路组成全加器? 逻辑图你能用两个半加器加上合适的逻辑门构成一个全加器吗？ 4.4.5 算术运算电路你能用74HC151\74HC138设计全加器吗? 加法器的应用 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 全加器真值表 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Ci Si Ci-1 Bi Ai Ai Bi Ci-1有奇数个1时S为1； Ai Bi Ci-