FPGA第三章技术范本.doc

第三章 3.1 基于ISE的设计输入方法 设计输入（Design Entry）是FPGA设计的第一步，设计输入完成对电路或电路功能的描述。 Xilinx公司开发的的ISE(Integrated Software Environment) FPGA/CPLD用户开发集成环境为FPGA设计者提供了多种输入方法，主要有原理图（schematic）输入，VHDL/Verilog语言描述，状态图输入，IP核复用等。 3.1.1原理图输入 原理图输入是FPGA设计中一个比较直观的输入方法。顶层设计采用原理图输入有利于对整个系统的把握。 1.启动ISE 10.1 “开始” ( “程序” ( “Xilinx ISE”，在下拉子菜单中点击Project Navigator启动ISE。启动后的Project Navigator如图所示。 2.建立工程 （1）选择File ( New project，跳出New project对话框，如下图所示。 2.建立工程 （2）如上图所示键入工程名和工程路径。 （3）如上图所示在Project Device Option中选择相应的目标器件。Device Family栏选择器件的系列，Device栏选择器件的型号，Package栏选择器件的封装，Speed Grade栏选择器件的速度类型，Design Flow栏选择设计流程。如果不做特别申明，本书基于ISE的所有设计都将选用如图所示的目标器件。 3.建立原理图输入源文件 选择Project ( New source，或者在Sources in Project窗口中单击鼠标右键，选择New source，跳出“新建工程设计文件”对话框。 新建Schematic文件 生成的ECS工作环境 4.原理图输入 下面以一个简单的半加器为例介绍如何在ISE中使用原理图输入： 假设半加器的输入为A和B，输出为S（和）和CO（进位）。由半加器的真值表（如下表）得到半加器的输入输出的关系逻辑表达式为： S = A xor B CO = A and B 可以看到ECS的Symbols选项界面中有Categories（分类窗口）和Symbols（原理图符号）窗口。Xilinx的原理图库中有大量的原理图符号可供选择，为画原理图提供了方便。Categories中对所有的原理图进行了分门别类，有Buffer(缓冲器)，Comparator(比较器)，counter(计数器)，Decoder(解码器)，Flip_Flop（寄存器），Latch(锁存器)，Logic(逻辑门)等。由于半加器用到了异或门和与门，所以选择Logic 。鼠标单击Logic使其高亮，这时会在Symbols窗口中出现了很多逻辑门的名称。 设计需要的是一个两输入的异或门（xor2）和一个两输入的与门(and2)。在Symbols窗口中找到and2然后选择Add ( Symbol，于是鼠标上出现了and2的原理图符号，在绘图区中单击鼠标左键便可以将“and2”放在任何地方。或者也可以在Symbols窗口中单击“and2”也可以完成原理图符号的放置。同样的方法放置好“xor2”。单击工具栏中的 可以放大显示。放大后如图所示。 画好连线的原理图 放置好了原理图，下一步就是根据逻辑表达式进行电气连线。单击工具栏中的 或者选择Add ( Wire，然后如下图所示画好连线。 单击工具栏中的 或者选择Add ( I/O Marker都可以在相应的节点放置出输入输出端口，端口是输入还是输出可以从左边的Option选项中选择：Add a input marker（输入），Add a output marker（输出），Add a bidirectional marker(输入输出)，Remove the marker(删除端口)。如图所示。 放置好端口的半加器 对象属性设置 完成端口放置后，要为每一个端口取一个名称。双击一个端口，跳出如右图所示的Object Properties（对象属性对话框）。在Name（名称）属性的Value（属性值）中键入A。 端口方向设置 同时也可以在PortPolarity(端口方向属性)的Value中设定端口的方向。单击OK完成端口属性的设定。用同样的方法完成所有端口名称的设定，设定好的端口如下图所示。  错误报告对话框 ECS还可以进行原理图检测，我们只需要