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* 第六章 异步时序逻辑电路 　 设二次状态用y2、y1表示，令y2、y1取值00表示A，01表 示B，10表示D，11表示C，将其代入给定流程表，即可得到 相应二进制流程表。该流程表描述的电路不会产生临界竞争。 y2y1=00,01,10,11 　　　↓↓　↓↓ 　　　A　B　D　C A D C B * 　　例如,右图所示某电平异步时序电路的流程表如下。 　　当电路处在稳定总态（00，00）和（10，11），输入发生变化时，电路状态响应过程将如何呢？ 第六章 异步时序逻辑电路 x2x1=11 01 01 01 11 10 10 01 x2x1=10 x2x1=01 x2x1=00 激励状态Y2Y1/输出Z 二次状态  y2y1 00 /0 00 /0 01/0 11/0 00 11 10 /0 /0 /0 00/0 00/0 00/0 10/0 00/0 00/0 /0 /0 /0 2.实例分析 * 第六章 异步时序逻辑电路 　　从表可以看出，当电路处于稳定总态(00,00),输入x2x1由00→10时，引起激励状态Y2Y1从00→11；当电路处于稳定总态(10，11)、输入x2x1由10→00时，激励状态Y2Y1从11→00。即两个状态变量均发生变化，所以，当电路中两条反馈回路的延迟时间Δt1和Δt2不相等时，电路中将产生竞争。 * 结论： 　　Δt2=Δt1：到达预定的稳定总态(10，11)。 　　Δt2Δt1：电路到达了一个非期望的稳定总态(10，10) 　　Δt2Δt1：电路到达了一个非期望的稳定总态(10，01)。 本次竞争为临界竞争！ 第六章 异步时序逻辑电路 　　(1)当电路处于稳定总态(00，00)、输入x2x1由00→10时，其状态响应过程如下。 * 　　结论如下： 　　Δt2=Δt1：到达预定的稳定总态(00，00)。 　　Δt2Δt1：到达预定的稳定总态(00，00)。 　　Δt2Δt1：到达预定的稳定总态(00，0 0)。 　　　本次竞争属于非临界竞争！ 　　(2)当电路处于稳定总态(10，11)、输入x2x1由10→00时，其状态响应过程如下。 第六章 异步时序逻辑电路 * 　　用流程表检查电路竞争的一般法则： 　　☆当从某一稳态出发，输入信号发生允许变化、引起两个或两个以上激励状态同时发生变化时，由于反馈回路之间延迟时间的不同会使电路产生竞争。 　　☆若输入信号变化所到达的列只有一个稳态，则该竞争属于非临界竞争；若输入信号变化所到达的列有两个或两个以上稳态，则该竞争属于临界竞争。 　　非临界竞争的存在不会影响电路的正确工作，但临界竞争的存在却将导致电路状态转换的不可预测。为了确保电平异步时序电路能可靠地实现预定功能，电路设计时必须避免发生临界竞争！ 第六章 异步时序逻辑电路 * 第六章 异步时序逻辑电路 6.3.1电平异步时序逻辑电路设计的一般步骤和方法 6. 3 电平异步时序逻辑电路的设计 　　电平异步时序电路设计的一般步骤如下： 　　　1. 根据设计要求，建立原始流程表；  　　　2. 化简原始流程表，得到最简流程表；  　　　3. 状态编码，得到二进制流程表；  　　　4. 确定激励状态和输出函数表达式； 　　　5. 画出逻辑电路图。 * 第六章 异步时序逻辑电路 一. 建立原始流程表 　　原始流程表是对设计要求的一种最原始的抽象。建立原始流程表时通常借助时间图或原始总态图。即首先根据题意画出典型输入、输出时间图或作出原始总态图。 　　根据时间图建立原始流程表的过程如下。 　　1.画出典型输入、输出时间图并设立相应状态 　　(1)画典型输入、输出时间图 　　画典型输入、输出时间图时应注意三点： 　　? 符合题意，即正确体现设计要求； 　　?满足电平异步时序电路不允许两个或两个以上输入信　　　同时改变的约束条件； 　　? 尽可能反映输入信号在各种取值下允许发生的变化。 * 第六章 异步时序逻辑电路 　　(2) 设立相应状态 　　在时间图上，按输入信号的变化进行时间划分，将每次 变化作为一个新的输入，用不同时刻进行区分。 　　由于电平异步时序电路约定对于每次输入信号变化，必 须保证电路进入稳定状态后才允许输入信号再次变化，所以， 应根据题意设立与各时刻输入、输出对应的稳定状态。 　　2. 建立原始流程表 　　根据时间图和所设立的状态建立原始流程表，一般分为3步进行。 　　(1) 画出原始流程表，并填入稳定状态和相应输出 　　由于根据时间图设立状态时，对