集成逻辑门功能测试实验报告.docVIP

数字电子技术实验报告 实验名称：集成逻辑门功能测试实验 1. 实验目的 1） 学习使用ISE13.4软件生成一个新工程文件； 2）学习使用HDL进行电路设计； 3）学会编辑顶层文件和用户约束文件； 4）熟悉仿真、综合、实现及FPGA配置等； 熟悉在Basys2开发板上的简单外围设备的控制 2.实验要求 使用HDL设计一个新的逻辑功能并验证，本实验设计的逻辑功能函数表达式为：。 设计一个4选1多路选择器，并在开发板上验证。 完成4位数码管动态显示设计，实现将8个SW输入的两位十六进制对应的8421BCD码，显示在数码管上。 实现了两个四位二进制加法。 3.组合逻辑电路实验任务 任务1：逻辑功能函数表达式设计 HDL源文件gates4.v module gates4( input a, input b, input c, input d, output y ); assign y=~((ab)|(cd)); endmodule 约束文件gates4.ucf NET a LOC=P11; NET b LOC=L3; NET c LOC=K3; NET d LOC=B4; NET y LOC=M5; 仿真文件gates4test.v module gates4test; // Inputs reg a; reg b; reg c; reg d; // Outputs wire y; // Instantiate the Unit Under Test (UUT) gates4 uut ( .a(a), .b(b), .c(c), .d(d), .y(y) ); initial begin // Initialize Inputs a = 0;b = 0;c = 0;d = 0; // Wait 100 ns for global reset to finish #100; // Add stimulus here #100;a=0;b=0;c=0;d=1; #200;a=0;b=0;c=1;d=0; #200;a=0;b=0;c=1;d=1; #200;a=0;b=1;c=0;d=0; #200;a=0;b=1;c=0;d=1; #200;a=0;b=1;c=1;d=0; #200;a=0;b=1;c=1;d=1; #200;a=1;b=0;c=0;d=0; #200;a=1;b=0;c=0;d=1; #200;a=1;b=0;c=1;d=0; #200;a=1;b=0;c=1;d=1; #200;a=1;b=1;c=0;d=0; #200;a=1;b=1;c=0;d=1; #200;a=1;b=1;c=1;d=0; #200;a=1;b=1;c=1;d=1; #200; end endmodule 仿真结果 任务2：4选1多路选择器的设计与验证 HDL源文件mux41.v module mux41( input wire a, input wire b, input wire c, input wire d, input wire s, input wire w, output wire y ); assign y=~w~sa|~wsb|w~sc|wsd; endmodule 约束文件mux41.ucf NET a LOC=P11; NET b LOC=L3; NET c LOC=K3; NET d LOC=B4; NET s LOC=G3; NET w LOC=F3; NET y LOC=M5; 仿真文件testduoxuan4_1.v module mux41test; // Inputs reg a; reg b; reg c; reg d; reg s; reg w; // Outputs wire y; mux41 uut ( .a(a), .b(b), .c(c), .d(d), .s(s), .w(w), .y(y) ); initial begin // Initialize Inputs a = 0;b = 0;c = 0;d = 0;s = 0;w = 0; // Wait 100 ns for global reset to finish #100; #100;a=1;b=1;c=0;d=0;s=0;w=1; #200;a=1;b=1;c=0;d=0;s=1;w=0; #200;a=0;b=1;c=0;d=1;s=1;w=1; #200; end e