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2016-09-05 发布于湖北
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1.寄存器 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY jicunqi IS PORT (rst,clk: IN STD_LOGIC; d:IN STD_LOGIC_VECTOR (9 DOWNTO 0); q:OUT STD_LOGIC_VECTOR (9 DOWNTO 0)); END jicunqi; ARCHITECTURE dff16 OF jicunqi IS BEGIN PROCESS (rst,clk) BEGIN IF(rst=1)THEN q=(OTHERS=0); ELSIF(clkEVENT AND clk=1)THEN q=d; END IF; END PROCESS; END dff16; 2.加法器 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; ENTITY add101011 IS PORT(a,b: IN SIGNED(9 DOWNTO 0); clk: IN STD_LOGIC; s:OUT SIGNED(10 DOWNTO 0)); END add101011; ARCHITECTURE sum101011 OF add101011 IS BEGIN PROCESS(clk) BEGIN IF(clkEVENT AND clk=1)THEN s=(a(9)a)+(b(9)b); END IF; END PROCESS; END sum101011; LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; ENTITY add181920 IS PORT(a: IN SIGNED(17 DOWNTO 0); b: IN SIGNED(18 DOWNTO 0); clk: IN STD_LOGIC; s:OUT SIGNED(19 DOWNTO 0)); END add181920; ARCHITECTURE sum7023918 OF add181920 IS BEGIN PROCESS(clk) BEGIN IF(clkEVENT AND clk=1)THEN s=(a(17)a(17)a)+(b(18)b); END IF; END PROCESS; END sum7023918; LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; ENTITY add202122 IS PORT(a: IN SIGNED(19 DOWNTO 0); b: IN SIGNED(20 DOWNTO 0); clk: IN STD_LOGIC; s:OUT SIGNED(21 DOWNTO 0)); END add202122; ARCHITECTURE sum202122 OF add202122 IS BEGIN PROCESS(clk) BEGIN IF(clkEVENT AND clk=1)THEN s=(a(19) a(19)a)+(b(19) b(19)b); END IF; END PROCESS; END sum202122 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; ENTITY add191920 IS PORT(a: IN SIGNED(18 DOWNTO 0); b: IN SIGNED(18 DOWNTO 0); clk: IN STD_LOGIC; s:OUT SIGNED(19 DOWNTO 0)); END add191920; ARCHITECTURE sum181819 OF add191920 IS BEGIN PROCESS(clk) BEGIN IF(clkEVENT AND clk=1)THEN s=(a(18)a)+(b(18