EDA-基本逻辑电路设计课稿.ppt

* * 仿真结果： * 1）同步复位：当复位信号有效且在给定的时钟边沿 到来时，触发器才被复位。 同步复位一定在以时钟为敏感信号的进程中定义。 * 2）异步复位：只要复位信号有效，触发器即被复位。 进程的敏感信号表中除时钟信号外，还有复位信号。 * 同步复位D触发器 * 比较：异步置位的锁存器（Latch） * library ieee; use ieee.std_logic_1164.all; entity t_ff is port t, clk : in std_logic; q : buffer std_logic ; end t_ff; architecture rtl of t_ff is begin process clk begin if clk’event and clk ‘1’ then if t ‘1’ then q not q; else q q; end if; end process; end rtl; T Clk Q Q 2）T触发器 * library ieee; use ieee.std_logic_1164.all; entity rs_ff is port r, s, clk : in std_logic; q, qn : buffer std_logic ; end rs_ff; architecture rtl of rs_ff is begin process r, s, clk begin if clk’event and clk ‘1’ then if s ‘1’ and r ‘0’ then q ‘0’; qn ‘1’; elsif s ‘0’ and r ‘1’ then q ‘1’; qn ‘0’; elsif s ‘0’ and r ‘0’ then q q; qn q n; else null; end if; end if; end process; end rtl; S Clk Q Q R S R Q Qn 0 0 Q Qn 0 1 1 0 1 0 0 1 1 1 ? ? 3）RS触发器 * 2、寄存器 8位串行输入、串行输出移位寄存器： z0 z1 z2 z3 z4 z5 z6 z7 z8 * 8位移位寄存器描述（结构描述） * 8位移位寄存器直接用信号连接描述 * 移位寄存器仿真结果： * 3、计数器 计数器分为：同步计数器 异步计数器 （1）同步计数器 同步计数器指在时钟脉冲（计数脉冲）的控 制下，构成计数器的各触发器状态同时发生变化 的计数器。 * 带允许端的十二进制计数器 * 可逆计数器（加减计数器） * 可逆计数器仿真结果： * 例：六十进制（分、秒）计数器 * * 60进制计数器仿真结果： * （2）异步计数器 异步计数器又称为行波计数器，它的低位计数器的输出作为高位计数器的时钟信号。 异步计数器采用行波计数，使计数延迟增加，计数器工作频率较低。 描述异步计数器与同步计数器的不同主要体现在对各级时钟脉冲的描述上。 * 例：由8个触发器构成的行波计数器： * 基本元件 dffr 的描述： * 采用元件例化描述8位行波计数器: * 8 位行波计数器仿真结果： * 4、序列信号发生器、检测器 1）序列发生器 * * 仿真结果： * 2）序列信号检测器，检测 * * * * 简洁的序列信号检测器： * * 三 存储器设计 1、ROM * * 2、SRAM * 基本逻辑电路： 组合逻辑电路、 时序逻辑电路 一 组合逻辑电路设计 简单门电路、编码器、译码器、 加法器、多路选择器、三态门等。 §3.9 基本逻辑电路设计 * 1、基本门电路 * 2、译码器 译码器是编码器的逆过程。如 3-8 译码器： sel 000 Ysel 001 Ysel 010 Ysel 011 Ysel 100 Ysel 101 Ysel 110 Ysel 111 Y* 方法1：使用逻辑左移运算符 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity decoder is port inp : in std_logic_vector 2 downto 0 ; outp : out std_logic_vector 7 downto 0 ; end decoder; architect