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FPGA数字系统设计 复习串讲 FPGA设计方法概述 了解电子系统的发展历史 掌握高性能集成化设计的三要素 掌握数字集成化设计流程 掌握数字系统实现方法 了解集成化设计发展趋势 了解设计应用前景 基本概念的掌握 IC:是半导体元件产品的统称,包括:集成电路、三极管、特殊电子元件。 ASIC：专用IC。是指为特定的用户、某种专门或特别的用途而设计的芯片组。 SOC:片上系统。随IC设计与工艺的提高，使原先由许多IC组成的电子系统可集成到一个芯片上，构成SOC。 FPGA:现场可编程门阵列 EDA： EDA技术就是以计算机为工具 SOPC:可编程的片上系统。 各个时期电子系统的发展 数字集成化系统的性能的主要4个特性 数字系统的层次结构: 电路设计流程 产品功能定义 产品模块划分 模块的HDL描述 模块HDL仿真 电路性能优化 数字系统集成化的主要方法： FPGA设计 FPGA设计的设计方法： 原理图设计 程序设计（文本设计） 状态机设计 IP模块使用 SOC设计 软硬件协同设计 ESL设计 集成化设计发展趋势 高密度、高速度和高带宽方向发展 大容量、低成本、低价格方向发展 低电压、低功耗的节能环保发展 SOC设计思想:单片上集成很多功能部件,缺点是通信节点过多，带来通信带宽、速度、功耗等诸多问题。 NOC的设计思路：在soc的基础上，解决通信带宽问题，加入路由器进行通信管理，提高系统性能。 Verilog硬件描述语言 掌握基本概念 掌握 Verilog HDL基本结构 掌握模块与声明 掌握数据类型与运算符号 掌握行为建模 掌握Verilog 基本模块 数字声明 数字的表达方式： ` 位宽用十进制数表示数值的位数 进制用于设定数字的基底，一般为h、b、d、o等 数值填入有效的4种格式的数字 其数字包括高阻态和不确定值 当数值位宽大于指定大小时，截去高位 缺省位宽时，默认由CPU的数据位决定 连接类型变量的种类： 寄存器（register）类型变量 register 型变量能保持其值，直到它被赋于新的值。 register 型变量常用于行为建模，产生测试的激励信号。 常用行为语句结构来给寄存器类型的变量赋值。 参数型 用来指定一个标识符来代替一个常量，常用在信号位宽定义，延迟时间定义等，可以增加可读性，方便程序更改。格式： parameter 标识符1 表达式1， 标识符2 表达式2，… 标识符n 表达式n; 如： parameter width 9; 运算符和表达式 Verilog 行为建模 行为建模： 强调的是行为，它说明电路的功能。 即是强调电路的输入/输出功能。 但是该行为与实现无关，也就是对如何实现在行为域中隐蔽起来。 行为级建模包括：initial语句和always语句。 掌握下面的语句 过程语句 initial 过程赋值语句 阻塞、非阻塞 语句块（顺序块、并行块） 时序控制（always） 条件语句 掌握if语句、case语句的实现电路方式 掌握if语句、case语句的区别 了解casex语句、 casez语句 例：8 位计数器模块 module counter qout,reset,clk ; output[7:0] qout; input clk,reset; reg[7:0] qout; always @ posedge clk begin i f reset qout 0; else qout qout+1; end endmodule 例 ：同步置数、同步清零的计数器 module count out,data,load,reset,clk ; output[7:0] out; input[7:0] data; input load,clk,reset; reg[7:0] out; always @ posedge clk //clk 上升沿触发 begin if !reset out 0; //同步清0，低电平有效 else if load out data; //同步预置 else out out + 1; //计数 end endmodule If语句和case语句实现2-4译码器 测试激励 了解测试激励的特点 理解测试激励的原理 掌握测试激励的的基本编写方法 掌握时钟产生程序 reg ck; initial begin ck 0; # period forever # period/2 ck !ck; end Verilog基本模块 掌握组合逻辑的设计原理与方法 能够编写译码器、七段数码显示 多路选择器 掌握时序逻辑的设计原理与方法 D触发器 锁存器 计数器 分频器 描述的2 选