Ge／Si复合纳米结构电荷存储特性的模拟课稿.ppt

组长：田 昕 组员：程松华 方 焯 赖丽香 梁 浩 邵 轲 唐进涛 吴挺华 张再树 这一研究工作模拟计算了Ge／Si复合纳米结构MOSFET存储器的擦写和存储时性。 结果表明:Ge/Si复合纳米结构存储器在低 压下即可实现us和ns置级编程与Si纳米结构存储器相比，由于Ge／si复合势卧的作用，器件的电荷保留时间提高了3—5个置级，有效地解决了快速撩写编程与长久存储之间 的矛盾，使器件的性能得到明显改善。 相关理论 量子力学 Monte Carlo 模拟 首先在二氧化硅衬底上生长一层硅薄层，再在硅薄层上进行锗量子点的自组织生长、然后在真空环境下高温退火，用10％的氨水溶液进行选择性化学腐蚀、获得Ge／Si复合纳米晶粒。 在器件制作过程中、结构参数的选取对器件的性能有着决定性的影响。 Si纳米结构存储器的截面示意图和能带简图 Ge/Si复合纳米结构MOSFET存储器的截面图 Ge/Si复合纳米结构MOSFET存储器的结构简图 与图1相比,这里用Ge/Si复合 纳米晶粒代替了Si纳米晶粒。相应地,隧穿势垒也由图1的单势垒变成了图3的复合势垒。正是由于这一复合不对称势垒的作用,使得Ge/Si复合纳米结构MOSFET存储器的保留时间显著增加。 模拟过程中的几点假设 根据图1，首先，在不参锗的情下设电子穿越隧道的几率为q，由于左边的势垒无限高，左边电子不可能穿越，而处在右边的电子穿越的几率为q，再把时间离散化，那么单位时间穿出隧道的电子数为0。 5*q*N(N为原来势垒电子总数） 模拟过程中的几点假设 根据图3，参入锗的情况下，同样左边的势垒无限高，X区的电子从左边无法跳出。设右边势垒高度为Ev2，根据统计规律，电子能够跳出势垒的概率为 p＝exp（－Ev2*Q/KT) 而到达Y区的电子有一半从左边滑下去，而另一办电子有q的几率穿越隧道。 算法 1.把电子编号。 2.对第一个时间点T[0]（I=0）， 3.取第一个电子 如果该电子在X区（S[J]=1），取随机数Ri, 当Ri小于0.5，电子处在左边的势垒中无法跃迁，保留在X区； 当(Ri-0.5)*2p，电子跳进Y区，X[I]--，Y[I]++，S[J]=2；（X[I]，Y[I]分别表示X区和Y区在时刻I时的电子数目，S[J]表示第J个电子所处的状态，1表示在X区，2表示在Y区，3表示已跳出势井） 当(Ri-0.5)*2p，电子也无法跳出，保留在X区。 算法 如果该电子在Y区（S[J]=2），取随机数Rj， 当Rj0.5,电子跳回X区，X[I]++，Y[I]--，S[J]=1； 当（Rj－0.5）*2q,电子跃出势垒，Y[I]--，S[J]=3； 当（Rj－0.5）*2q,电子保留在Y区。 4.J++（取第二个电子，第三个电子，...，第N个电子）重复步骤3。 5.I++（取第二个时间点，第三个时间点，...） 重复步骤2。 6.算出X[I]+Y[I]=0.5*N的时刻T=I的值。 不掺锗的算法类似。 我们对Ge/Si复合纳米结构的MOSFET存储器的时间特性进行了数值模拟。图(a)和图(b)分别显示了擦/写时间和保留时间 随隧穿氧化层厚度Tox及栅压Vg变化的特征。器件的结构参数选取如下：控制氧化层厚度Tcn=7nm,Ge和Si点的高度均为5nm。 从图可见，当隧穿氧化层厚度Tox=3nm,偏压10V时可实现us量级的擦/写速度，偏压5V时擦/写速度为ms量级,而保留时间长达约10年。这种Ge/Si复合纳米结构MOSFET器件可作为性能优良的快速闪光存储器。由图5也可看到,在隧穿氧化层厚度Tox=1nm时,可以实现ns量级的编程速度,同时由于阶梯势垒的作用,电子的存储时间得以增加,刷新时间相应延长。这种Ge/Si复合纳米结构MOSFET器件可作为性能优良的动态随机存取存储器。 此次设计中遇到的困难 Monte Carlo 的模拟过程 解决方法：各位组员的通力合作，多种学科的综合运用，多种情况模拟和假设，以求达到最精确的结果 设计中用到的工具 Matlab Labview C/C++ 各种多媒体演示工具等 最后感谢江老师的指导 * Ge／Si复合纳米结构电荷存储特性的模拟研究 电子005——二组 Ge/Si复合纳米结构电荷存储特性的模拟研究 回主界面 电子005班二组 Ge/Si复合纳米结构电荷存储特性的模拟研究 回主界面 电子005班二组 Ge/Si复合纳米结构电荷存储特性的模拟研究 回主界面 电子005班二组 Ge/Si复合纳米结构电荷存储特性的模拟研究 回主界面