EDA实验打印版1204451204程序.doc

目录 基于FPGA的半整数分频器设计 2 一、系统设计任务及功能概述 2 二、系统设计方案 2 三、电路模块VHDL程序设计 2 四、仿真结果及原理图 3 （一）模8计数器波形仿真及其元件图 3 （二）分频比7.5的半整数分频器逻辑设计及仿真 4 四组数字智力抢答器的VHDL设计 4 一、系统设计任务及功能概述 5 二、系统设计方案 5 三、电路模块VHDL程序设计 6 (一)抢答鉴别器VHDL设计及波形仿真 6 (二)加减计分器VHDL设计及波形仿真 7 (三)犯规及倒计时VHDL设计及波形仿真 11 (四)译码器VHDL设计及波形仿真 14 四、四路抢答器电路总体设计结果 15 （一）四路抢答器总体设计与仿真 15 五、EDA（VHDL）课程设计总结 17 参考文献： 17 基于FPGA的半整数分频器设计 一、系统设计任务及功能概述 说明设计任务或功能描述 1.设计任务要求：设有一个15MHz(或7、9、11、13、15、17、19、21、23、25、27MHz)的时钟源，但电路中需要产生一个2MHz的时钟信号，由于分频比为7.5（或3.5、4.5、5.5、6.5、7.5、8.5、9.5、10.5、11.5、12.5、13.5），因此采用小数分频。 2.小数分频的基本原理是:采用脉冲吞吐计数器和锁相环技术,设计两个不同分频比的整数分频器,通过控制单位时间内两种分频比出现的不同次数,从而获得所需要的小数分频值。 二、系统设计方案 系统设计方案阐述 分频系数为N-0.5的分频器，其电路可由一个异或门、一个模N计数器和二分频器组成。下图给出了通用半整数分频器电路组成，采用VHDL及相关工具软件完成设计任务。 图1 通用半整数分频器电路组成原理框图 由于本人设计的分频器的分频比为7.5，因此需要先建立模3计数器元件，再利用原理图设计完成分频器的设计。 三、电路模块VHDL程序设计 模8计数器VHDL设计程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY jishuqi8 IS --模8计数器的实体定义 PORT(INCLK,RET,EN:IN STD_LOGIC; Q0,Q1,Q2:OUT STD_LOGIC); END jishuqi8; ARCHITECTURE ONE OF jishuqi8 IS --结构体定义 SIGNAL CLK:STD_LOGIC; --脉冲信号定义 SIGNAL COUNT:STD_LOGIC_VECTOR(2 DOWNTO 0); --定义数组信号count BEGIN CLK=INCLK ; PROCESS(CLK,RET,EN) --进程定义，敏感信号为CLK RET EN BEGIN IF(RET=1) THEN COUNT=000; ELSIF(CLKEVENT AND CLK=1) THEN IF(EN=1) THEN IF(COUNT=111) THEN COUNT=000; ELSE COUNT=COUNT+1; END IF; END IF; END IF; END PROCESS; Q0=COUNT(0); Q1=COUNT(1); Q2=COUNT(2); END ONE; 四、仿真结果及原理图 （一）模8计数器波形仿真及其元件图 1.模8计数器波形仿真 图2 模8计数器波形仿真图 2.模8计数器元件图 图3 模8计数器元件图 （二）分频比.5的半整数分频器逻辑分频比.5的半整数分频器逻辑分频比.5的半整数分频器逻辑分频比.5的半整数分频器分频比.5的半整数分频器Q2 6 系统输出 1MHZ 表1输入和输出说明表 四组数字智力抢答器的VHDL设计 一、系统设计任务及功能概述 系统设计要求： (1) 采用VHDL及相关工具软件，设计一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。 (2) 电路具有第一抢答信号的鉴别和锁存功能。 (3) 设置计分电路（根据实验箱条件，可以只完成二路计分电路设计）。 (4) 设置犯规电路（选作）。 功能描述: 1.系统的输入信号有：各组的抢答按钮A、B、C、D，系统复位信号CLR,系统时钟信号CLK，计分复位端RST，加分按钮端jia，减分按钮 jian，犯规控制开关端CLA，倒计时脉冲CLK，倒计时复位