工程教育报告依恋版.docVIP

 目录 绪论 2 FPGA概述 3 2.1 硬件结构原理 3 2.2 QuartusII的使用 3 2.3 Verilog HDL 4 2.4软件设计流程 7 实验内容 8 3.1 实验内容 8 3.2实验语言 9 3.3实验设计框图 11 3.4管脚配置 12 3.5 调试结果 12 四、总结及感悟 13 绪论 1．FPGA的个人了解 通过一个学期工程教育中级的学习，对可编程逻辑器件FPGA有了一定的了解，它是操作方便，集成能力强、规模大、速度高的现场可编程器件。通过对FPGA芯片所在的集成电路板下载自己设计的逻辑编程程序来实现电路的实际操作。它与CPLD有一个很大的区别是它是ROM型（所存数据稳定，断电后所存数据也不会改变，常用于存储固定程序和数据）。 2．实验目的 ①掌握FPGA的工作原理、特点及使用方法。 ②熟悉常用按钮及数码管的使用。 ③掌握缓冲器的工作原理及其使用方法。 3．实验要求 ①FPGA能控制8个发光二极管的流水灯。 ②FPGA能控制一个LED数码管显示0～9中的任意数字。 ③9个按钮中有一个按钮为清零功能即按下流水灯、数码管就立刻变为从头开始的初始状态。 ④另有一个按钮为暂停功能—按下FPGA开始工作：计数、发光二极管依次亮、数码管顺序显示数；抬起流水灯、数码管就立刻停在前一状态不再改变。 FPGA概述 2.1 硬件结构原理 ①电源（输入5V）{+3.3V 用于输入输出设备、+2.5V CORE核功耗所需电压 最新可达到1.5V}。 ②FPGA型号：cyclone EP1C6T144C8N LBCE9S0807A ③Reset(可有可无)。 ④晶振（16.38M）。 ⑤下载端口 JTAG。 ⑥74LS164 移位寄存器（串并方式）辅助数码管显示。 ⑦发光二极管8个、数码管一个、4个一组的数码管一个、9个按键、若干电阻、电容。 2.2 QuartusII的使用 2.3 Verilog HDL语言 ① Verilog HDL中提供下列内置主要的基本门： and,nand,or,nor,xor,xnor。 ②Verilog HDL中，整常数有四种进制表示方式： b或B:二进制整数 如：2b10=2，表位宽为2的二进制数10; d或D:十进制整数 o或O:八进制整数 h或H：十六进制整数 如：16h3f4d=0011 1111 0100 1101 Parameter常量，在Verilog HDL中用它定义一个标识符代表一个常量，成为符号常量。格式如下： Parameter参数名1=表达式，参数名2=表达式，...,参数名n=表达式。 例如：parameter lsb=1;msb=4’b1001;此句定义了参数lsb为十进制常数1，参数msb为二进制常数1001。 ③Verilog HDL中的线性变量： 变量是在程序运行过程中其值可以改变的量。在Verilog HDL中，变量分为两种：网络数据类型（nets）、寄存器型（regiser）。 ⒈nets型变量：wire、wor、wand、tri、supply0、supply1,我们本次设计中主要运用到wire型变量。 wire型变量数据用来表示以assign语句赋值的组合逻辑信号，用于组合电路。在Verilog HDL模块中，输入输出信号类型缺省时自动定义为wire型。Wire型信号可以用作任何方程式的输入和实例元件的输出，但只能在assign语句中被赋值使用。 格式如下：wire[n:1]型变量名1，变量名2，…，变量名m； ⒉register变量：reg、integer。它对应于具有状态保持作用的电路元件，如触发器，锁存器等。它只有被明确地赋值后才能对其他变量赋值，重新赋值前一直保持原值。在设计中吃变量必须放在块语句（如always语句中），通过过程赋值语句 赋值。同一个register型变量只能在一个块语句中重复赋值。而不能同时在多个块语句中赋值使用。 格式为：reg[n-1:0]数据名1，数据名2，……，数据名i； ④运算符： + 一元加 - 一元减 ! 一元逻辑非 ~ 一元按位求反 归约与 ~ 归约与非 ^ 归约异或 ^~或~^ 归约异或非 | 归约或 ~ | 归约或非 * 乘 / 除 % 取模 + 二元加 _ 二元减 左移 ＞＞ 右移 小