第四章组合逻辑电路-2013介绍.ppt

4.5.2 多位加法器 1.串行进位加法器 这种加法器的优点是电路简单，连接方便；缺点是运算速度慢。每一位相加结果都必须等到低一位的进位产生之后才能形成。 A4 C4 S4 S3 S2 S1 Ai-1 Bi-1 Ci-1 Si Ci Ai-1 Bi-1 Ci-1 Si Ci Ai-1 Bi-1 Ci-1 Si Ci Ai-1 Bi-1 Ci-1 Si Ci B4 A3 B3 A2 B2 A1 B1 全加器SN74LS183的管脚图 1 14 SN74LS183 1an 1bn 1cn-1 1cn 1sn 2cn-1 2cn 2sn 2an 2bn Ucc GND 应用举例：用一片SN74LS183构成两位串行进位全加器。 bn cn-1 sn cn 全加器 an bn cn-1 sn cn 全加器 an A2 A1 B2 B1 D2 D1 C 串行进位 2.超前进位加法器 提高工作速度的途径：设法减小进位信号的传递时间 i i i i i i i i i i i i i C B A C B A C B A C B A C + + + = - - - - 1 1 1 1 i i i G C P + = - 1 i C 设： i P i G 进位传递函数 进位产生函数 3 2 3 1 2 3 0 1 2 3 1 0 1 2 3 3 2 3 3 2 1 2 0 1 2 1 0 1 2 2 1 2 2 1 0 1 1 0 1 1 0 1 1 0 1 0 0 G G P G P P G P P P C P P P P G C P C G G P G P P C P P P G C P C G G P C P P G C P C G C P C + + + + = + = + + + = + = + + = + = + = - - - - 四位二进制超前进位加法电路 P0G0C0 S3 S2 S1 S0 A0 B0 A1 B1 A2 B2 A3 B3 全加器 全加器 全加器 全加器 C-1 超前进位形成逻辑 P1G1C1 P2G2C2 P3G3 C-1 C3 P0G0 C0 其它组件： SN74H83---四位串行进位全加器。 SN74283---四位超前进位全加器。 例如：与非门的时延 一般来说，时延对数字系统是有害的，它会降低系统的工作的速度，还会产生竞争冒险现象。 A B t1 t1+ tpd t2 t2+ tpd F 实际上，电信号从任意一点经过任意路径到达另一点都需要一定时间，我们称之为时间延迟或简称时延。 4.6 组合电路的险象 1 B C A F d g e G1 G2 G3 G4 A F d e g tpd 2 1 由于竞争使得电路产生了暂时错误输出称之为险象。 信号经不同路径到达某一点有时间差，称为竞争。 4.6.1 险象的产生 电路在时间1和2出现了竞争，并且输出F在时间2出现了短时的错误，即产生了险象，通常把不产生险象的竞争称为非临界竞争，而把产生险象的竞争称为临界竞争。 注意：竞争和险象是对电路的，而不是针对函数的。 4.6.2 险象的分类 按输入变化前后输出是否相等而分为静态和动态, 按错误输出的极性分为0型和1型。因此有静态0型, 静态1型, 动态0型, 动态1型。 静态0型 动态0型 静态1型 动态1型 输入变化前的输出 输入变化后的输出 4.6.3 险象的判断 有代数法和卡诺图 检查是否存在某个变量X，它同时以原变量和反变量的形式出现在函数表达式中； 一、代数法： 如果上述现象存在，则检查表达式是否可在一定条件下成为X+X或者X?X 的形式，若能则说明与函数表达式对应的电路可能产生险象。 险象。 解：变量A和C具备竞争的条件, 应分别进行检查。 检查C： ? C发生变化时不会产生险象. 检查A： ? 当B=C=1时, A的变化可能使电路产生险象. 二、卡诺图法 当描述电路的逻辑函数为与或式时, 可采用卡诺图来判断是否存在险象。其方法是观察是否存在相切的卡诺图, 若存在则可能产生险象。 因此当B＝D=1，C＝0时，电路可能由于A的变化而产生险象。 CD 00 01 11 10 00 01 11 10 AB 1 1 1 1 1 1 1 1 1、利用包含律： 给原函数增加冗余项。 一、用增加冗余项的方法消除险象 在表达式中加上多余的与项或者乘上多余的或项，使原函数不可能在某种条件下 险象。 险象应该消除, 否则会影响电路的工作。 4.6.4 险象的消除 例：用增加冗余项的方法消除电路中的险象。 解：原电路对应的函数表达式为 根据包含律增加冗余项BC，有 1 B C A F d g e G1 G2 G3 G4 当B=C=1,