数字秒表课设试题.doc

电 子 课 程 设 计 ——数字秒表 学 院： 电子工程学院 专业班级： 通信 121502 姓 名： xxxxxx 学 号： xxxxxxxxxxxx 指导教师： xxxxxx 2014年12月31日  目录 引言 1 绪论 1 一、课程设计的目的? 3 二、设计的任务与要求 3 三、设计原理 3 1.实验设计方案 3 2.设计实验说明 3 四、总体框图 5 1.实验原理框图 5 2.实验生成原理框图 6 五、选择器件 6 六、软件设计与波形仿真 6 1.秒表计数单位与对应信号输出 6 2.秒表总程序 7 七、时序仿真 12 八、硬件实现 14 （一） 在实验箱上验证 14 （二） 实验连线说明及管脚分配 15 九、实验结果图 16 十、总结 18 致谢 19 参考文献 19  数字秒表 引言 随着人们生活水平的日益提高，社会体系的日益完善，人们对于各种应用 器件的要求也越来越高。 秒表作为日常生活中，特别是体育运动中应用的特别广 泛， 所以精确且方便使用的秒表就被越来越多的人所选择。本秒表计时器用于体 育竞赛及各种要求有较精确时的各领域，往常利用中小规模集成电路实现，但一 般体积大，使用携带不方便。利用 Verilog 在 FPGA 或 CPLD 上实现 1/100 秒计 时控制器，能充分发挥 verilog与可编程逻辑器件灵活、高效、集成度高的特点。 利用 verilog语言设计基于计算机电路中时钟脉冲原理的数字秒表。该秒表 能对 0 秒~59 分 59.59 秒范围进行计时，显示最长时间是 59 分 59 秒。计时精度 达到 10ms。设计了复位开关和启停开关。复位开关可以在任何情况下使用，使 用以后计时器清零，并做好下一次计时的准备。 绪论 在科技高度发展的今天，集成电路和计算机应用得到了告诉发展，尤其是计 算机应用的发展， 它在人们日常生活已逐渐崭露头角。大多数电子产品多是由计 算机电路组成，如：手机、Mp3 等。而在将来的不就他们的身影将会更频繁的 出现在我们身边呢。 各种家用电器多会实现微电脑技术。电脑各部分在工作时多 是以时间为基准的。 本文就是基于计算机电路的时钟脉冲信号、状态控制等原理 设计出的数字秒表。 秒表在很多领域充当中一个重要的角色。在各类比赛中对秒 表的精度要求很高，尤其是一些科学实验，他们对时间的精度达到几纳米级别。 Verilog语言简介 Verilog HDL是目前应用最为广泛的硬件描述语言，适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述，优点是其工艺无关性。这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件。 Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。 Verilog HDL适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述。 Verilog?HDL语言作为硬件描述语言的一种，它在现代电子设计中发挥了巨大作用。用该语言可以对波形和电路进行描述。用该语言可以进行仿真验证和面向硬件实现的可综合设计。Verilog?HDL语言可以用于模拟和数字电路硬件描述。1983年GDA公司的Phil?Moorby?首创Verilog?HDL。1989年Cadence公司收购了GDA。2001年IEEE发布了Verilog语言的Verilog??HDL?IEEE1364-2001国际标准。 Verilog?HDL?是一种通用的硬件描述语言。它的语法和C语言有很多相似之处，所以有C编程经验的人容易学习掌握。Verilog语言适用于不同层次的描述，它可用于行为级、寄存器传输级、和门级以及电路开关级等设计。 Verilog?HDL语言得到绝大多数流行EDA开发软件的支持。绝大多数的制造厂商都支持Verilog?HDL设计，所以用Verilog?HDL进行IC设计容易选择制造厂商。Verilog?具有编程语言接口（PLI）,它可以支持C语言对Verilog内部的访问。 一、课程设计的目的? 本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。在掌握所学的计算机组成与结构课程理论知识时。通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高