EDA技术课程大作业-组合电路设计.docVIP

EDA技术课程大作业 设计题目： 组合电路设计 院 系： 电子信息与电气工程学院 学生姓名： 学 号： 200902070022 专业班级： 2010年12月06日组合电路设计 设计背景和设计方案 1.1 VHDL 的结构模型 VHDL 的结构模型包括五个部分 实体( Enti2ty) 、结构体(Architecture) 、配置(Configu ration) 、程序包( Package) 、库( Library ) 。前四种可分别编译,编译后放入库中, 以被上层模块调用。各模块的功能描述如下。 实体 设计实体是VHDL 中的基本单元, 可以代表整个系统、一块电路板、一个芯片或一个门电 路。实体说明定义了器件的端口特性和端口模式,设立了实体与外部进行通信的环境。 结构体 结构体描述一个设计的结构或行为,把一个设计的输入与输出之间的逻辑关系建立起 来。结构体最基本的语句是进程( Process) , 它在结构体中可以用来描述算法或者表示信号间的逻辑变换。一个结构体中可以包含多个进程, 进程之间通过信号或共享变量进行通信。 配置 利用配置技术, 可以选取不同的结构体,这样就可以对