第6章 VHDL描述语句 第十二十三十四周.ppt

* * * * * 特点： 1、标记为该语句的名称，在嵌套时使用。 2、标志符的特殊性： 1）标志符不能在别处声明。它自动由生成语句本 身声明，仅在生成语句内有效。标志符可以与 其它标志符同名。 2）在生成语句中，标志符的值可读，但不可对其 赋值。在生成语句之外，标志符不存在。 3）标志符的值不能赋给任何模式为 out 或 inout 的 参数。 3、范围必须是一个可计算的整数范围，有两种形式： 1）整数表达式 to 整数表达式 2）整数表达式 downto 整数表达式 4、并行语句：任何并行描述语句。 * * * * * 元件声明的两种位置（或两种方法）： a. 在主代码段中声明 b. 在包集package中声明 例： 在主代码中声明元件 a b c d 设计步骤： 1、编写几个基本组成模块（inverter /nand_2 /nand_3）的.vhd文件; 2、在主代码中将这几个基本组成模块声明为元件； 3、在主代码中实例化这些元件。 ----------------文件inverter.vhd------------- library ieee; use ieee.std_logic_1164.all; entity inverter is port (a: in std_logic; b: out std_logic); end inverter; architecture inverter of inverter is begin b= NOT a; end inverter; ------------------------------------------------ 具体实现(1)：三个待声明的.vhd文件 ----------------文件nand_2.vhd------------- library ieee; use ieee.std_logic_1164.all; entity nand_2 is port (a, b: in std_logic; c: out std_logic); end nand_2; architecture nand_2 of nand_2 is begin c= NOT (a AND b); end nand_2; ------------------------------------------------ ----------------文件nand_3.vhd------------- library ieee; use ieee.std_logic_1164.all; entity nand_3 is port (a, b, c: in std_logic; d: out std_logic); end nand_3; architecture nand_3 of nand_3 is begin d= NOT (a AND b AND c); end nand_3; ------------------------------------------------ 注意：文件名、实体名必须一致！ 具体实现(2)：主.vhd文件，将前三个文件的代码作为元件加以实例化，用以实现新的功能。 ----------------主文件project.vhd------------- library ieee; use ieee.std_logic_1164.all; entity project is port (a, b, c, d: in std_logic; x, y: out std_logic); end project; architecture structural of project is -------------元件在主代码中的声明------- component inverter is port (a: in std_logic; b: out std_logic); end component; --对应文件inverter.vhd -----------------------