电子设计自动化实验导书_六个实验2015.docVIP

目 录 实验一 半加器和全加器的设计 实验二 多路选择器设计 实验三 基本触发器的设计 实验四 十进制加法计数器的设计 实验五 八位七段数码管动态显示电路的设计 实验六 基于VHDL的表决器的设计 附表一 核心板载资源与FPGA EP2C35 I/O接口对照表 附表二 EP2C35与开发平台硬件资源I/O接口对照表 实验一 半加器和全加器的设计 实验目的 1、掌握图形的设计方式； 2、掌握自建元件及调用自建元件的方法； 3、熟练掌握QUARTUS II的使用。 二、实验内容 1、熟练软件基本操作，完成半加器和全加器的设计； 2、正确设置仿真激励信号，全面检测设计逻辑； 3、综合下载，进行硬件电路测试。 三、实验原理 1、半加器的设计 半加器只考虑了两个加数本身，没有考虑由低位来的进位。 半加器真值表： 被加数A 加数B 和数S 进位数C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 半加器逻辑表达式：； 2.全加器的设计 全加器除考虑两个加数外，还考虑了低位的进位