- 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
 - 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载。
 - 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
 
                        查看更多
                        
                    
                微电子学Chap06汇编
                    集成电路设计的CAD系统北京大学 ICCAD系统概述 ICCAD系统的发展 第一代:60年代末:版图编辑和检查 第二代:80年代初:原理图输入、逻辑模拟向下 第三代:从RTL级输入向下,包括行为仿真、行为综合、逻辑综合等 流行的CAD系统:Cadence, Mentor Graphics, Viewlogic, Compass,Panda等  ICCAD系统的理想作用:实现完全的自动化设计,设计出各种各样的电路 ICCAD系统的实际作用 设计信息输入: 语言输入编辑工具 高层次描述的图形输入工具:VHDL、Verilog 功能图输入、逻辑图/电路图输入编辑、版图输入编辑  设计实现:综合器 设计验证:验证系统/电路符合功能/性能要求及设计规则要求  模拟器进行模拟(仿真)分析  设计规则的检查     什么是模拟?    对于设计输入抽象出模型,施加外部激励,观察输入,进行判断   整个设计过程就是把高层次的抽象描述逐级向下进行综合、验证、实现,直到物理级的低层次描述,即掩膜版图。  各设计阶段相互联系,例如,寄存器传输级描述是逻辑综合的输入,逻辑综合的输出又可以是逻辑模拟和自动版图设计的输入,版图设计的结果则是版图验证的输入。  ICCAD系统介入了包括系统功能设计、逻辑和电路设计以及版图设计等在内的集成电路设计的各个环节 主要内容 系统描述及模拟  综合  逻辑模拟  电路模拟  时序分析  版图设计的CAD工具  计算机辅助测试技术  器件模拟和工艺模拟 系统描述与模拟:VHDL语言及模拟  VHDL语言出现背景     一种硬件描述语言(hardware description language)      广义地说,描述电子实体的语言:逻辑图,电路图            大规模电路的出现: 逻辑图、布尔方程不太适用                                        需要在更高层次上描述系统             出现多种HDL语言,为便于信息交换和维护,出现工业标准       通常指高层设计阶段描述硬件  HDL语言的特点  抽象地进行行为描述  结构化语言:可以描述电子实体的结构  多层次混合描述  既可被模拟,又可被综合 能提供VHDL模拟器的公司:Cadence、Mentor Graphics、Viewlogic、Synopsys等大型EDA公司和CLSI、Model-Technology、Vantage等专门公司  Verilog VHDL语言  基本概念:描述硬件电路,可以抽象地表示电路的行为和结构(完成什么功能,怎样组成) 作用: 对IC设计,支持从系统级到门和器件级的电路描述,并具有在不同设计层次上的模拟验证机制 可作为综合软件的输入语言,支持电路描述由高层向低层的转换  建模机制、模拟算法、模拟环境 建模机制  基本结构  行为描述  结构描述   VHDL语言的建模机制—— 基本结构  基本结构: 一个硬件单元在VHDL中看作一个设计实体    实体外观 实体说明:实体命名,实体与外部环境的接口描述,未涉及其内部行为及结构  实体功能  在结构体中实现    结构体:实体的输入-输出关系,实体的结构和行为描述  对应一个实体说明可以有多个结构体,不同的实现方案 功能描述:  行为描述 数据流描述 结构描述 混合描述 Architecture behavioral of half _adder is      行为描述:描述外部行为 begin   process   SUM =A+B;   CO = A and B;   wait on A,B;   end process; end behavioral;  Architecture behavioral of half _adder is        数据流描述,未涉及具体结构 begin    SUM =A+B;   CO = A and B; end behavioral; Architecture behavioral of half _adder is   component XOR	     元件的外观说明(表示符号,与实体不同)     port( 	I1: in std_logic  	 I2: in std_logic  	 O1: out std_logic );    end component;   component AND2     port( 	I1: in std_logic  	 I2: in std_logic  	 O1: out_ std_logic );    end component;    begin 	U1: XOR port map(A,B,SUM); 
                您可能关注的文档
最近下载
- IPC-6012F 2023 EN,刚性印制板性能要求Qualification and Performance Specification for Rigid Printed Boards.pdf VIP
 - AI技术对法律和法务行业的影响与展望 .pdf VIP
 - 14.《光从哪里来》课件 科学冀人版五年级上册.ppt
 - 南雄市“珠玑古巷”文化旅游发展现状及对策分析.docx VIP
 - 小学二年级上册语文“的地得”练习题及答案.doc VIP
 - 大学生职业生涯规划.pdf VIP
 - 习作:我和过一天教学设计及反思 .pdf VIP
 - 2025年中国甲板机械设备行业投资前景及策略咨询研究报告.docx
 - 大学生职业生涯规划—全套PPT课件.pptx
 - 身边常见中草药.pdf VIP
 
原创力文档
                        

文档评论(0)