数字电路第3章(组合逻辑电路的和设计)精讲.ppt

2、全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 全加器的逻辑图和逻辑符号 用与门和或门实现 用与或非门实现 先求Si和Ci。为此，合并值为0的最小项。 再取反，得： 实现多位二进制数相加的电路称为加法器。 ①串行进位加法器 3 、 加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 特点：进位信号是由低位向高位逐级传递的，速度不高。 0 ②并行进位加法器（超前进位加法器） 产生变量 传输变量 进位表达式 和表达式 4位超前进位加法器递推公式 加法器的级连 集成二进制4位超前进位加法器 4 、 加法器的应用 ①8421 BCD码转换为余3码 BCD码+0011 余3码 ②二进制并行加法/减法器 C0-1＝0时，B?0 B，电路执行A+B运算；当C0-1＝1时，B?1 B，电路执行A－B A+B+1运算。 小结 　能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 　能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。 　实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。 　加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。 * * * * * * * * 表达式： 小结 　把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。 　译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。 　二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。 3.4.3 数据选择器 3.4.3.1 4选1数据选择器 3.4.3.2 集成数据选择器 3.4.3.3 用数据选择器实现组合逻辑函数 数据选择器： 通过通道选择信号，把多个通道上的数据传送到公共数据通道（总线）上。 D0 D1 D2 D2n-1 Y n位通道选择信号 数据选择器 D Y0 Y1 Y2 Y2n-1 n位通道选择信号 数据分配器 1 4选1数据选择器 真值表 逻辑表达式 地址变量 输入数据 由地址码决定从４路输入中选择哪１路输出。 逻辑图 2 集成数据选择器 集成双4选1数据选择器74LS153 选通控制端S为低电平有效，即S 0时芯片被选中，处于工作状态；S 1时芯片被禁止，Y≡0。 双4选1数据选择器CC14539 两级传输门结构，A1A0状态确定后，两级中各有一个传输门导通，故输入端的数据只有一端能传到输出端。 为选通端，也可作为扩展端，实现多片连接。 集成8选1数据选择器74LS151 74LS151的真值表 数据选择器的扩展 ①用数据选择器实现逻辑函数 基本原理 数据选择器的主要特点： （1）具有标准与或表达式的形式。即： （2）提供了地址变量的全部最小项。 （3）一般情况下，Di可以当作一个变量处理。 　　因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。 3.数据选择器的应用 基本步骤 确定数据选择器 确定地址变量 2 1 n个地址变量的数据选择器，不需要增加门电路，最多可实现n＋1个变量的函数。 3个变量，选用8选1数据选择器。 A2 A、A1 B 、A0 C 逻辑函数 1 选用74LS151 2 74LS151有三个地址变量。 求Di 3 （1）公式法 函数的标准与或表达式： 8选1数据选择器输出信号的表达式： 比较L和Y，得： 3 画连线图 4 4 Y A B C D0 D1 D2 D3 D4 D5 D6 D7 74LS151 G A2 A1 A0 0 0 0 1 0 1 1 1 L 用数据选择器实现函数： 例 ①选用8选1数据选择器74LS151 ②设A2 X、A1 Y、A0 Z ③求Di D0 0， D1 1， D2 1， D3 0 D4 1， D5 0 ， D6 0 ， D7 1 ④画连线图 Y X Y Z D0 D1 D2 D3 D4 D5 D6 D7 74LS151 G