数字电子技术基本教程_阎石_3逻辑门1精讲.ppt

第3章　逻辑门 正逻辑：高电平表示1，低电平表示0负逻辑：高电平表示0，低电平表示1 门电路：实现基本运算、复合运算的单元电路，如与门、与非门、或门 …… 门电路中以高/低电平表示逻辑状态的1/0 3.1　MOS管的开关特性 1、MOS管的结构 NMOS管的基本开关电路 　　对于增强型PMOS管则与NMOS管相反，其开启电压为负。即只有UGS为负，且其绝对值大于开启电压的绝对值，此时PMOS管导通。 3.2　CMOS门电路（Complementary） 3.2.1 CMOS反相器及传输门 1、CMOS反相器 电压、电流传输特性 2、CMOS传输门 3.2.2 CMOS与非门、或非门 1. 与非门 2.或非门 1、三态输出门－－TSL There State Logic 　外接上拉电阻RL的计算 3.2.5　 CMOS 门电路的电气特性和参数 一、直流（静态）特性：电路处于稳定时的电压电流特性。 　1. 输入低电平VIL 、输入高电平VIH 　输入为高、低电平时电压变化范围。即： 0~ VIL max ,VIH min ~ VDD VIL（max ：允许输入低电平的最大值，典型值1.5V； VIH（ min ：允许输入高电平的最小值，典型值3.5V ； （74HC系列典型值，下同） 2.输出高电平VOH、输出低电平VOL 输出电压的允许范围 0~ VOL max , VOH min ~ VDD VOH（min ：允许输出高电平的最小值；典型值4.4V VOL（max ：允许输出低电平的最大值;典型值0.33V 二、 开关电气特性（动态特性）和参数 电路在状态转换过程中电压、电流特性。 1.传输延迟时间tpd 　　由于CMOS门电路内存在电容且输出端还有负载电容，所以输入电压突变时，输出电压变化会延迟一时间。 负载电容充放电功耗： 如　CC 40 30 R 获得高、低电平的基本原理 S Source ：源极　　　　G Gate ：栅极 D Drain ：漏极　　　　B Substrate :衬底 以N沟道增强型为例： 当加+VDS时， VGS 0时，D-S间是两个背向PN结串联，iD 0 加上+VGS，且足够大至VGS VGS th , D-S间形成导电沟道（N型层） 开启电压 大量正离子 导电沟道 耗尽型 　特点：无论vi是高电平还是低电平，T1、T2总有一个处于导通，一个处于截止。同时流过T1、T2的电流ID始终很小，可视为0。 　　在反相器、传输门、与非门及或非门这四种基本的电路基础上可以组成其他逻辑门电路。 VDD A B T5 T6 T7 Y T3 T4 T1 T2 3、异或门 T3、T4构成传输门，在A＝0时打开，A＝1时关闭。 　　A＝0时，Y＝B 　　A＝1时，与T6、T7有关 3.2.3　三态输出和漏极开路输出CMOS门电路 具有高电平状态、低电平状态以及高阻态 　EN’端称为使能端，其上的反号（或图里的小圈）表示低电平有效。若高电平有效，则无反号（小圈）。 EN’ A Y 倒三角形“▽”表示逻辑门是三态输出 ①作多路开关：E’ 0时，门G1使能，G2禁止，Y A；E’ 1时，门G2使能，G1禁止，Y B。 ②信号双向传输：E’ 0时信号向右传送，B A；E’ 1时信号向左传送，A B 。 ③构成数据总线：让各门的控制端轮流处于低电平，即任何时刻只让一个TSL门处于工作状态，而其余TSL门均处于高阻状态，这样总线就会轮流接受各TSL门的输出。 三态门的应用： 　菱形表示OD结构，横线表示输出为低电平时输出端管是导通过的。 2、漏极开路输出门电路（OD门） B A F 使用时要外接上拉电阻RL及VDD2， VDD2可与CMOS供电电源不相等。 普通的CMOS门输出端不能并联,有可能导致NMOS和PMOS器件同时导通，形成大电流。 　CMOS门电路输出端也不允许和地、电源短接。 　1）可将输出并联，实现线与，简化电路，节省器件。 　 OD门的应用 　2）实现电平转换。 如图所示，可使输出高电平变为10V。 　3）用做驱动器。 如图是用来驱动发光二极管的电路。 IL IOH IL 3.2.4 CMOS电路的静电防护和锁定效应 　　　由于二极管的钳位作用，使得MOS管在正或负尖峰脉冲作用下不易发生损坏。 CMOS输入保护电路 vO VDD T2 T4 vI C1 D2 D1 C2 R ● ● D3 ● 　静电防护： 　由于MOS管中SiO2极薄，当栅极积累一定电荷后，氧化层被击穿，造成器件损坏。因此，CMOS输入端都加有保护电路。 锁定效应的防护 锁定效应，指电源至电路公共端之间有很大的电流流过，输入端失去了控制作用。又称可控