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2016-09-28 发布于江西
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组合逻辑电路的设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY BCD_decoder IS PORT(bcd: IN STD_LOGIC_VECTOR(3 DOWNTO 0); en: IN STD_LOGIC; y: OUT STD_LOGIC_VECTOR(9 DOWNTO 0)); END BCD_decoder; ARCHITECTURE behavior OF BCD_decoder IS BEGIN PROCESS(bcd,en) BEGIN y=1111111111; --译码输出低有效 IF (en=1) THEN CASE bcd IS WHEN 0000=y(0)=0; --译码输出低有效 WHEN 0001=y(1)=0; WHEN 0010=y(2)=0; WHEN 0011=y(3)=0; WHEN 0100=y(4)=0; WHEN 0101=y(5)=0; WHEN 0110=y(6)=0; WHEN 0111=y(7)=0; WHEN 1000=y(8)=0; WHEN 1001=y(9)=0; WHEN OTHERS= y=1111111111; END CASE; END IF; END PROCESS; END behavior; （3）双向总线缓冲器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dou_buf8 IS PORT (a,b: INOUT STD_LOGIC_VECTOR(7 DOWNTO 0); en,dir :IN STD_LOGIC); END dou_buf8; ARCHITECTURE art OF dou_buf8 IS BEGIN PROCESS(a,en,dir) BEGIN IF en=1 AND dir=1 THEN b=a; ELSE b=ZZZZZZZZ; END IF; END PROCESS; PROCESS(b,en,dir) BEGIN IF en=1 AND dir=0 THEN a=b; ELSE a=ZZZZZZZZ; END IF; END PROCESS; END art; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY adder4 IS PORT(a,b: IN STD_LOGIC_VECTOR(3 DOWNTO 0); cin: IN STD_LOGIC; sum: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); cout: OUT STD_LOGIC); END adder4; ARCHITECTURE behavior OF adder4 IS BEGIN PROCESS(a,b,cin) VARIABLE at,bt,ct,ot: STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN at:=0 a; bt:=0 b; ct:=0000 cin; ot:=at+bt+ct; （2）带进位的10进制（BCD）加法器 IF at10 AND bt10 THEN IF ot(4)=1 THEN ot(3 DOWNTO 0):=ot(3 DOWNTO 0)+6; ELSIF ot(3 DOWNTO 0)9 THEN ot(4):=1; ot(3 DOWNTO 0):=ot(3 DOWNTO 0)-10; END IF; ELSE REPORT ERROR; END IF; sum=ot(3 DOWNTO 0); cout=ot(4); END PROCESS; END behavior; 5．多路选择器方法一：IF 语句 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux4 IS PORT (input: IN STD_LOGIC_VECTOR(3 DOWNTO 0); sel:IN STD_LOGIC_VECTOR(1 DOWNTO 0); y: OUT STD_