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FPGA并行接口设计中DCM与IOB的研究 【摘 要】本文论述了FPGA系统设计中，利用FPGA内部DCM和IOB资源设计高速并行接口，相比于利用SERDES和LVDS设计的并行接口，大大降低了系统设计的难度。该种方式通过在高速数据采集系统设计中的测试和使用，验证了设计的有效性。 【关键词】FPGA；并行接口；DCM；IOB 1.引言 任何系统中接口唯一的交互手段，接口设计对系统有直接影响。随着处理带宽的与日俱增，特别是FPGA高速并行接口设计要求越高，难度越大。本文结合高速数据采集系统设计需求，提出一种基于FPGA内部资源DCM和IOB的接口设计。 设计满足了高速率、高效率、高灵活性的特点。 2.时钟源同步设计 在系统设计中，通常采用数据与采样时钟同步进入FPGA的源同步设计方式。如果时钟与数据的相位保持不变，那么在FPGA内部将可以正确采样数据，但实际是时钟进入FPGA后经过了一系列路径后改变了原有相位关系，对采样造成危害。为了消除潜在危害，在设计中要保证数据与时钟的相位关系保持不变，即在FGPA中要用到DCM的内部反馈，其内部反馈原理如图1所示： 图1 DCM反馈原理图 在DCM中有一组延迟单元组成的可变延迟线，通过控制反馈MUX调整时钟延迟，从而达到调整A点与C点之间相位关系的目的。DCM有系统同步和时钟源同步两种反馈模式，系统同步反馈用于设置A点与C点之间的固定相位差；时钟源同步反馈用于调整A点与C点之间的相位，使其相位差为0。在本设计中用时钟源同步，使A点与C点同相位，从而保证C点与D点相位关系与原有A点与D点相位关系一致，即数据与时钟的相位关系不会因FPGA中的路径和逻辑而改变，保证了时钟对数据的精确采样。从图1可以看出A点 之前路径延时不能用反馈方式抵消，因此FPGA设计中要求时钟从专用全局时钟引脚GC输入，否则时钟不能上FPGA时钟树而使A点之前路径布线延迟大，造成原有数据与时钟之间相位关系改变而导致采样风险，同时也会使EDA工具报告错误。 因此接口设计中时钟处理注意两点：一是时钟要通过DCM做反馈；二是时钟从全局时钟引脚进FPGA。如果必须存在非全局时钟引脚时钟输入且不影响功能的前提下，可以通过以下约束：NET “clock_name” CLOCK_DEDICATED_ROUTE FALSE，使EDA工具忽略报告错误。 3.数据同步设计 数据同步分为两种情况：一是本身同步的数据进入FPGA后造成了不同步；二是数据本身不同步需要在FPGA内部同步处理。本文讨论第一种情况。通常在FPGA设计中如果对接口不做任何约束，让EDA工具进行自动布局布线，其布局布线后的电路和时序结果如图2所示： 图2 IOB约束前接口数据图 数据从IOB中的PAD进入FPGA后经过一段不确定布线到达第一级寄存器，不确定布线导致不确定的路径延时，从而使本身同步的并行数据进入FPGA后bit与bit之间相位偏移，使图2中时钟采样时序容限F变小。如果时钟还是以原有相位关系采样数据，可能造成数据采样的错误。为了解决这个问题，需要对接口数据做IOB约束。IOB约束语法为：INST “Instance_name” IOB TRUE|FALSE ，经过IOB约束后如图3所示： 图3 IOB约束后接口数据图 通过IOB约束后，EDA工具布局时用IOB中的寄存器替代原第一级寄存器，使PAD到第一级寄存器之间的距离相同，因而消除bit与bit之间相位偏移，保证了数据同步而提高了数据采样的时序容限F。因此在FPGA中IOB约束有两个好处：一是保证了数据同步；二是使用IOB内部寄存器，减少了对其它资源的占用。通过对接口IOB约束，然后在FPGA Editor中进行布局布线延迟分析，其结果如图4所示： 图4 FPGA Editor 布局布线结果图 结果分析了并行数据中一位的变化。从结果看，在IOB约束前数据从PAD到第一级寄存器路径延时为1.326ns，而约束后延时为0ns，从而消除了路径延时对数据同步和采样的影响。 4.结论 本文结合DCM与IOB的特点，提出FPGA并行接口设计：一是将接口并行数据设置IOB约束，保证数据同步；二是源同步时钟从全局时钟引脚进入FPGA且DCM做时钟反馈，保证数据与时钟相位关系。在实际工程设计中，设计者可以根据需求选择最佳设计方案。 参考文献： [1] 宋威，方穗明. 基于BUFGMUX与DCM的FPGA时钟电路设计[J]. 现代电子技术. [2] 于洋. 基于FPGA的高速传输接口的设计与实现[J]. 华中科技大学. [3] 孙航. Xilinx 可编程逻辑器件的高级应用与设计技巧[M]. 电子工业出版社. [4] Xilinx Virtex-5 User Guide [M]. Xilinx Inc.， 2008.