EDA基础-2报告范本.pptVIP

integer number [0:100]; //声明一个有101个元素的整数数组 number [25] = 1234; //将1234赋值给25号（第26个）元素 reg [7:0] my_input [65535:0]; //声明一个有65536个元素的8位向量寄存器 my_input [97] = 8 //别赋值给97号（第2个）元素的7至0位 reg my_reg [0:3][0:4]; //声明一个具有20个元素的二维寄存器数组 my_reg [1][2] = 1b1; //将1赋值给上述二维数组的第2行、第3列元素 数据表达 向量（位宽1, 否则为标量） 固定向量， wire a; wire [7:0] bus; 可变向量，output [width-1:0] bus; 整数常量 Verilog中，常量可是整数也可以是实数 整数表示为： size’basevalue size ：大小，由十进制数表示的位数(bit)表示。缺省为32位 base：数基，可为2(b)、8(o)、10(d)、16(h)进制。缺省为10进制 value：是所选数基内任意有效数字，包括X、Z。 整数常量和实数常量 整数的大小可以定义也可以不定义。整数表示为： 数字中（_）忽略，便于查看 没有定义大小(size)整数